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單位換算

18B20源程序加上位機(jī)溫度顯示應(yīng)用程序包

18B20源程序加上位機(jī)溫度顯示應(yīng)用程序包

標(biāo)簽： 18B20 源程序上位機(jī) 溫度顯示

上傳時(shí)間： 2013-06-03

上傳用戶：xuanjie
基于ARM的超聲波液位計(jì)的研制

液位是工業(yè)生產(chǎn)中常見(jiàn)的測(cè)量參數(shù)，化工、石油、污水處理等各類工廠企業(yè)都要進(jìn)行液位測(cè)量。目前，液位檢測(cè)技術(shù)飛速發(fā)展，新的液位測(cè)量?jī)x表量程大、精度高、功能全，我國(guó)新型液位儀表大多依靠進(jìn)口。由于超聲波測(cè)量液位具有非接觸測(cè)量、可測(cè)低溫介質(zhì)、能夠定點(diǎn)和連續(xù)測(cè)量等優(yōu)點(diǎn)，近年來(lái)，超聲液位測(cè)量技術(shù)取得了長(zhǎng)足的進(jìn)步，己成功應(yīng)用于江河水位、化學(xué)和制藥工業(yè)、食品加工、罐裝液位等多種領(lǐng)域。本文研制的是基于ARM的超聲波液位計(jì)。傳統(tǒng)的超聲波液位計(jì)一般使用8位的單片機(jī)作處理器，采用電子元件捕捉到超聲波回波信號(hào)后產(chǎn)生中斷，判斷超聲波的傳播時(shí)間。本文提出了使用32位ARM芯片做處理器，采用數(shù)字信號(hào)處理的方法來(lái)判斷超聲波傳播時(shí)間的設(shè)計(jì)方案。本文使用高性能的ARM7TDMI-S內(nèi)核的芯片LPC2119作為系統(tǒng)的運(yùn)算控制器，加強(qiáng)了系統(tǒng)對(duì)超聲波回波信號(hào)的處理能力；使用A/D轉(zhuǎn)換器將回波信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，采用數(shù)字濾波處理信號(hào)，利用數(shù)值處理來(lái)判斷超聲波回波信號(hào)的起始點(diǎn)，提高了液位的測(cè)量精度；采用單換能器收發(fā)一體式電路設(shè)計(jì)，簡(jiǎn)化了液位的計(jì)算；利用LPC2119芯片內(nèi)部的CAN總線控制器設(shè)計(jì)了CAN總線通信接口；選用一線式數(shù)字溫度傳感器DSl8820進(jìn)行溫度補(bǔ)償，避免了由于環(huán)境溫度的變化而產(chǎn)生的測(cè)量誤差。ARM芯片豐富的內(nèi)部資源和I/0口線有利于今后擴(kuò)展功能，升級(jí)系統(tǒng)。本超聲波液位計(jì)使用方便，精度高，能滿足工業(yè)生產(chǎn)中的要求。

標(biāo)簽： ARM 超聲波液位計(jì)

上傳時(shí)間： 2013-04-24

上傳用戶：lwt123
8位MCU架構(gòu)研究及基于FPGA的IP驗(yàn)證平臺(tái)實(shí)現(xiàn)

本文首先介紹了主流8位MCU(微控制器)的通用架構(gòu)，通過(guò)比較分析主流國(guó)際MCU半導(dǎo)體供應(yīng)商的MCU產(chǎn)品，結(jié)合作者在德國(guó)英飛凌公司的項(xiàng)目實(shí)踐，分析了英飛凌XC866系列8位MCU的架構(gòu)特點(diǎn)和功能特性。在此基礎(chǔ)上，介紹了該MCU芯片的系統(tǒng)集成方法，以及組成模塊的架構(gòu)和功能。 LlN協(xié)議是當(dāng)前廣泛應(yīng)用的車載局部互連協(xié)議，作為英飛凌XC866MCU上很關(guān)鍵的一個(gè)外圍IP，本論文在介紹了MCU架構(gòu)基礎(chǔ)上，設(shè)計(jì)實(shí)現(xiàn)了LlN控制器。LIN協(xié)議是UART在數(shù)據(jù)鏈路層上的擴(kuò)展，其關(guān)鍵是LlN協(xié)議數(shù)據(jù)鏈路層的檢測(cè)實(shí)現(xiàn)。本文給出了一種可靠，高效的協(xié)議檢測(cè)機(jī)制，從而使軟件和硬件更好配合工作完成協(xié)議檢測(cè)。在完成LlN控制器設(shè)計(jì)后，本文結(jié)合了XC866ADC的架構(gòu)，介紹了ADC模擬和系統(tǒng)的數(shù)字接口概念和實(shí)現(xiàn)要點(diǎn)，介紹了如何考慮分析選擇合理的數(shù)字接口方案。論文最后以XC866的系統(tǒng)架構(gòu)為基礎(chǔ)，提出了一種高效的基于FPGA的IP原型驗(yàn)證平臺(tái)方案，并以LlN控制器作為驗(yàn)證這一平臺(tái)的IP，在FPGA上成功的實(shí)現(xiàn)了驗(yàn)證方案。論文同時(shí)介紹了從SOC設(shè)計(jì)向FPGA原型驗(yàn)證轉(zhuǎn)換時(shí)的處理方法及工程經(jīng)驗(yàn)，介紹了MCU及驗(yàn)證平臺(tái)的測(cè)試平臺(tái)思想，以及基于FPGA原型和邏輯分析儀實(shí)時(shí)測(cè)試的MCU固件代碼覆蓋率測(cè)試方法。目前8位MCU在中低端的應(yīng)用越來(lái)越廣泛，特別是目前發(fā)展迅速的汽車電子和消費(fèi)電子領(lǐng)域。因此對(duì)MCU架構(gòu)的不斷研究和提高，對(duì)更多面向應(yīng)用領(lǐng)域的IP的研究和設(shè)計(jì)，以及如何更快速的實(shí)現(xiàn)芯片驗(yàn)證將極大的推動(dòng)MCU在各個(gè)領(lǐng)域的應(yīng)用和推廣，將產(chǎn)生極大的經(jīng)濟(jì)和應(yīng)用價(jià)值。

標(biāo)簽： FPGA MCU 8位架構(gòu)

上傳時(shí)間： 2013-07-14

上傳用戶：李夢(mèng)晗
12位4通道并行串行模數(shù)轉(zhuǎn)換芯片ADS7824的原理及應(yīng)用

ADS7824是美國(guó)BB公司生產(chǎn)的12位開(kāi)關(guān)電容式逐次逼近型模/數(shù)轉(zhuǎn)換芯片.它具有與CPU的并行/串行接口,功耗低,片上資源豐富,接口靈活等特點(diǎn).文中詳細(xì)介紹了ADS7824的工作原理、引腳定義、工作

標(biāo)簽： 7824 ADS 4通道并行

上傳時(shí)間： 2013-07-08

上傳用戶：yy307115118
基于ARM和禁忌搜索的變電站電壓無(wú)功優(yōu)化控制

變電站電壓無(wú)功綜合控制是通過(guò)自動(dòng)調(diào)節(jié)有載變壓器的分接頭和投切并聯(lián)補(bǔ)償電容器組來(lái)實(shí)現(xiàn)的，它是確保電壓質(zhì)量和無(wú)功平衡、提高供電網(wǎng)可靠性和經(jīng)濟(jì)性的重要措施。采用九區(qū)圖控制策略的電壓無(wú)功綜合控制，實(shí)際運(yùn)行時(shí)存在著頻繁調(diào)節(jié)變壓器分接頭和投切電容器組的缺陷，甚至可能會(huì)出現(xiàn)震蕩現(xiàn)象。本文針對(duì)上述不足，根據(jù)有功功率和無(wú)功功率的負(fù)荷預(yù)測(cè)曲線，以降損收益最大為適配值函數(shù)，以電壓約束、電氣極限約束和控制約束為約束條件，提出了一種改進(jìn)的禁忌搜索算法。引入最低收益閾值來(lái)限制調(diào)節(jié)次數(shù)的增加，在此基礎(chǔ)上建議了一種確定最佳調(diào)整次數(shù)的方法。還建議了一種有約束線性最小二乘算法，基于變電站內(nèi)的量測(cè)數(shù)據(jù)以及變壓器的參數(shù)來(lái)估計(jì)系統(tǒng)電壓和系統(tǒng)阻抗參數(shù)。算例結(jié)果表明建議的方法是可行的，并且具有可以有效地減少調(diào)節(jié)次數(shù)的特點(diǎn)。基于ARM的LPC2292微控制器和嵌入式實(shí)時(shí)操作系統(tǒng)(μC/OS-II)，采用ADS1.2開(kāi)發(fā)工具進(jìn)行編程，實(shí)現(xiàn)了變電站內(nèi)電壓無(wú)功綜合控制功能。軟件模塊開(kāi)發(fā)主要包括：嵌入式實(shí)時(shí)操作系統(tǒng)(μC/OS-II)和圖形用戶界面GUI移植，數(shù)據(jù)讀取任務(wù)，數(shù)據(jù)處理任務(wù)，電壓無(wú)功控制任務(wù)，基于GPRS/CDMA的通訊任務(wù)、鍵盤(pán)掃描和液晶顯示任務(wù)等。采用信號(hào)發(fā)生器產(chǎn)生電能信號(hào)，采用繼電器的動(dòng)作模擬變壓器分接頭檔位的調(diào)節(jié)和電容器組的投切，構(gòu)建了一個(gè)變電站內(nèi)的電壓無(wú)功控制模擬測(cè)試臺(tái)，對(duì)提出的設(shè)計(jì)方案進(jìn)行了全面的功能測(cè)試，測(cè)試結(jié)果表明提出的設(shè)計(jì)方案是可行的。

標(biāo)簽： ARM 禁忌搜索變電站

上傳時(shí)間： 2013-04-24

上傳用戶：pinksun9
64位MIPS微處理器的模塊設(shè)計(jì)和FPGA驗(yàn)證

　　作為嵌入式系統(tǒng)核心的微處理器，是SOC不可或缺的“心臟”，微處理器的性能直接影響著整個(gè)SOC的性能。　　與國(guó)際先進(jìn)技術(shù)相比，我國(guó)在這一領(lǐng)域的研究和開(kāi)發(fā)工作還相當(dāng)落后，這直接影響到我國(guó)信息產(chǎn)業(yè)的發(fā)展。本著趕超國(guó)外先進(jìn)技術(shù)，填補(bǔ)我國(guó)在該領(lǐng)域的空白以擺脫受制于國(guó)外的目的，我國(guó)很多科研單位和公司進(jìn)行了自己的努力和嘗試。經(jīng)過(guò)幾年的探索，已經(jīng)有多種自主知識(shí)產(chǎn)權(quán)的處理器芯片完成了設(shè)計(jì)驗(yàn)證并逐漸進(jìn)入市場(chǎng)化階段。我國(guó)已結(jié)束無(wú)“芯”的歷史，并向設(shè)計(jì)出更高性能處理器的目標(biāo)邁進(jìn)。　　艾科創(chuàng)新微電子公司的VEGA處理器，是公司憑借自己的技術(shù)力量和科研水平設(shè)計(jì)出的一款64位高性能RSIC微處理器。該處理器基于MIPSISA構(gòu)架，采用五級(jí)流水線的設(shè)計(jì)，并且使用了高性能處理器所廣泛采用的虛擬內(nèi)存管理技術(shù)。設(shè)計(jì)過(guò)程中采用自上而下的方法，根據(jù)其功能將其劃分為取指、譯碼、算術(shù)邏輯運(yùn)算、內(nèi)存管理、流水線控制和cache控制等幾個(gè)功能塊，使得我們?cè)谠O(shè)計(jì)中能夠按照其功能和時(shí)序要求進(jìn)行。　　本文的首先介紹了MIPS微處理器的特點(diǎn)，通過(guò)對(duì)MIPS指令集和其五級(jí)流水線結(jié)構(gòu)的介紹使得對(duì)VEGA的設(shè)計(jì)有了一個(gè)直觀的認(rèn)識(shí)。在此基礎(chǔ)上提出了VEGA的結(jié)構(gòu)劃分以及主要模塊的功能。作為采用虛擬內(nèi)存管理技術(shù)的處理器，文章的主要部分介紹了VEGA的虛擬內(nèi)存管理技術(shù)，將VEGA的內(nèi)存管理單元(MMU)尤其是內(nèi)部?jī)蓚€(gè)翻譯后援緩沖(TLB)的設(shè)計(jì)作為重點(diǎn)給出了流水線處理器設(shè)計(jì)的方法。結(jié)束總體設(shè)計(jì)并完成仿真后，并不能代表設(shè)計(jì)的正確性，它還需要我們?cè)趯?shí)際的硬件平臺(tái)上進(jìn)行驗(yàn)證。作為論文的又一重點(diǎn)內(nèi)容，介紹了我們?cè)赩EGA驗(yàn)證過(guò)程中使用到的FPGA的主要配置單元，F(xiàn)PGA的設(shè)計(jì)流程。VEGA的FPGA平臺(tái)是一完整的計(jì)算機(jī)系統(tǒng)，我們利用在線調(diào)試軟件XilinxChipscope對(duì)其進(jìn)行了在線調(diào)試，修正其錯(cuò)誤。　　經(jīng)過(guò)模塊設(shè)計(jì)到最后的FPGA驗(yàn)證，VEGA完成了其邏輯設(shè)計(jì)，經(jīng)過(guò)綜合和布局布線等后端流程，VEGA采用0.18工藝流片后達(dá)到120MHz的工作頻率，可在其平臺(tái)上運(yùn)行Windows-CE和Linux嵌入式操作系統(tǒng)，達(dá)到了預(yù)計(jì)的設(shè)計(jì)要求。　　

標(biāo)簽： MIPS FPGA 微處理器模塊設(shè)計(jì)

上傳時(shí)間： 2013-07-07

上傳用戶：標(biāo)點(diǎn)符號(hào)
8位電流模模數(shù)轉(zhuǎn)換器設(shè)計(jì)研究

8位電流模模數(shù)轉(zhuǎn)換器設(shè)計(jì)研究 8位電流模模數(shù)轉(zhuǎn)換器設(shè)計(jì)研究

標(biāo)簽： 8位電流模模數(shù)轉(zhuǎn)換器

上傳時(shí)間： 2013-06-21

上傳用戶：kaixinxin196
基于FPGA的8位增強(qiáng)型CPU設(shè)計(jì)與驗(yàn)證

隨著信息技術(shù)的發(fā)展，系統(tǒng)級(jí)芯片SoC(System on a Chip)成為集成電路發(fā)展的主流。SoC技術(shù)以其成本低、功耗小、集成度高的優(yōu)勢(shì)正廣泛地應(yīng)用于嵌入式系統(tǒng)中。通過(guò)對(duì)8位增強(qiáng)型CPU內(nèi)核的研究及其在FPGA(Field Programmable Gate Arrav)上的實(shí)現(xiàn)，對(duì)SoC設(shè)計(jì)作了初步研究。在對(duì)Intel MCS-8051的匯編指令集進(jìn)行了深入地分析的基礎(chǔ)上，按照至頂向下的模塊化的高層次設(shè)計(jì)流程，對(duì)8位CPU進(jìn)行了頂層功能和結(jié)構(gòu)的定義與劃分，并逐步細(xì)化了各個(gè)層次的模塊設(shè)計(jì)，建立了具有CPU及定時(shí)器，中斷，串行等外部接口的模型。利用5種尋址方式完成了8位CPU的數(shù)據(jù)通路的設(shè)計(jì)規(guī)劃。利用有限狀態(tài)機(jī)及微程序的思想完成了控制通路的各個(gè)層次模塊的設(shè)計(jì)規(guī)劃。利用組合電路與時(shí)序電路相結(jié)合的思想完成了定時(shí)器，中斷以及串行接口的規(guī)劃。采用邊沿觸發(fā)使得一個(gè)機(jī)器周期對(duì)應(yīng)一個(gè)時(shí)鐘周期，執(zhí)行效率提高。使用硬件描述語(yǔ)言實(shí)現(xiàn)了各個(gè)模塊的設(shè)計(jì)。借助EDA工具ISE集成開(kāi)發(fā)環(huán)境完成了各個(gè)模塊的編程、調(diào)試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對(duì)其進(jìn)行了完整的功能仿真和時(shí)序仿真。設(shè)計(jì)了一個(gè)通用的擴(kuò)展接口控制器對(duì)原有的8位處理器進(jìn)行擴(kuò)展，加入高速DI，DO以及SPI接口，增強(qiáng)了8位處理器的功能，可以用于現(xiàn)有單片機(jī)進(jìn)行升級(jí)和擴(kuò)展。本設(shè)計(jì)的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時(shí)鐘頻率和指令的執(zhí)行效率指標(biāo)上均優(yōu)于傳統(tǒng)的MCS-51內(nèi)核。本設(shè)計(jì)以硬件描述語(yǔ)言代碼形式存在可與任何綜合庫(kù)、工藝庫(kù)以及FPGA結(jié)合開(kāi)發(fā)出用戶需要的固核和硬核，可讀性好，易于擴(kuò)展使用，易于升級(jí)，比較有實(shí)用價(jià)值。本設(shè)計(jì)通過(guò)FPGA驗(yàn)證。

標(biāo)簽： FPGA CPU 8位增強(qiáng)型

上傳時(shí)間： 2013-04-24

上傳用戶：jlyaccounts
基于FPGA的32位浮點(diǎn)數(shù)據(jù)FFT及IFFT的設(shè)計(jì)與實(shí)現(xiàn)

FFT/IFFT是時(shí)域信號(hào)與頻域信號(hào)之間轉(zhuǎn)換的基本運(yùn)算，是數(shù)字信號(hào)處理的核心工具之一，因此，它廣泛地應(yīng)用于許多領(lǐng)域。在數(shù)字化的今天，不論是在通信領(lǐng)域還是在圖像處理領(lǐng)域，對(duì)數(shù)字信號(hào)處理的速度、精度和實(shí)時(shí)性要求不斷提高。為滿足不斷提高的要求，國(guó)內(nèi)外不斷地推出各種FFT/IFFT處理器，主要處理器有ASIC、DSP芯片、FPGA等。由于FPGA具有可反復(fù)編程的特點(diǎn)及豐富資源，所以它受到廣泛的關(guān)注。本論文就是一種基于FPGA實(shí)現(xiàn)浮點(diǎn)型數(shù)據(jù)的FFT及IFFT處理器，該處理器使用A1tera公司的Stratix Ⅱ系列的FPGA芯片。它主要采用流水線結(jié)構(gòu)，這種結(jié)構(gòu)可以使各級(jí)運(yùn)算并行處理，對(duì)輸入進(jìn)來(lái)的數(shù)據(jù)進(jìn)行連續(xù)處理，提高了運(yùn)算速度，滿足了系統(tǒng)的實(shí)時(shí)性要求；另外處理器所處理的數(shù)據(jù)是32位浮點(diǎn)型的，因此它同時(shí)提高了運(yùn)算的精度。

標(biāo)簽： FPGA IFFT FFT 浮點(diǎn)

上傳時(shí)間： 2013-07-12

上傳用戶：cuicuicui
基于ARM核嵌入式系統(tǒng)的AES算法優(yōu)化

本文從AES的算法原理和基于ARM核嵌入式系統(tǒng)的開(kāi)發(fā)著手，研究了AES算法的設(shè)計(jì)原則、數(shù)學(xué)知識(shí)、整體結(jié)構(gòu)、算法描述以及AES存住的優(yōu)點(diǎn)利局限性。針對(duì)ARM核的體系結(jié)構(gòu)及特點(diǎn)，對(duì)AES算法進(jìn)行了優(yōu)化設(shè)計(jì)，提出了從AES算法本身和其結(jié)構(gòu)兩個(gè)方面進(jìn)行優(yōu)化的方法，在算法本身優(yōu)化方面是把加密模塊中的字節(jié)替換運(yùn)算、列混合運(yùn)算和解密模塊中的逆列混合運(yùn)算中原來(lái)的復(fù)雜的運(yùn)算分別轉(zhuǎn)換為簡(jiǎn)單的循環(huán)移位、乘和異或運(yùn)算。在算法結(jié)構(gòu)優(yōu)化方面是在輸入輸山接口上采用了4個(gè)32位的寄存器對(duì)128bits數(shù)據(jù)進(jìn)行了并行輸入并行輸出的優(yōu)化設(shè)計(jì)；在密鑰擴(kuò)展上的優(yōu)化設(shè)計(jì)是采用內(nèi)部擴(kuò)展，即在進(jìn)行每一輪的運(yùn)算過(guò)程的同時(shí)算出下一輪的密鑰，并把下一輪的密鑰暫存在SRAM里，使得密鑰擴(kuò)展與加/解密運(yùn)算并行執(zhí)行；加密和解密優(yōu)化設(shè)計(jì)是將輪函數(shù)查表操作中的四個(gè)操作表查詢工作合并成一個(gè)操作表查詢工作，同時(shí)為了使加密代碼在解密代碼中可重用，節(jié)省硬件資源，在解密過(guò)程中采用了與加密相一致的過(guò)程順序。根據(jù)上述的優(yōu)化設(shè)計(jì)，基于ARM核嵌入式系統(tǒng)的ADS開(kāi)發(fā)環(huán)境，提出了AES實(shí)現(xiàn)的軟硬件方案、AES加密模塊和解密模塊的實(shí)現(xiàn)方案以及測(cè)試方案，總結(jié)了基于ARM下的高效編程技巧及混合接口規(guī)則，在集成開(kāi)發(fā)環(huán)境下對(duì)算法進(jìn)行了實(shí)現(xiàn)，分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結(jié)果，并得劍了正確驗(yàn)證。在性能測(cè)試的過(guò)程中應(yīng)用編譯器的優(yōu)化選項(xiàng)和其它優(yōu)化技巧優(yōu)化了算法，使算法具有較高的加密速度。

標(biāo)簽： ARM AES 嵌入式系統(tǒng) 算法優(yōu)化

上傳時(shí)間： 2013-04-24

上傳用戶：liansi