計算達拉斯8位校驗碼的工具軟件，內部使用死循環，要退出時按Ctrl+C，過程中要歸零可輸入與上次結果相同的數，DOS窗口，輸入的數為單字節的十六進制數即00-FF。
上傳時間： 2013-12-24
上傳用戶：stvnash
Cadence 的中文使用手冊。作為流行的EDA 工具之一Cadence 一直以來都受到了廣大EDA 工程師 的青睞然而Cadence 的使用之繁瑣又給廣大初學者帶來了不少麻煩作為 一位過來人本人對此深有體會本著為初學者拋磚引玉的目的本人特意編 寫了這本小冊子將自己數年來使用Cadence 的經驗加以總結但愿會對各位 同行有所幫助本冊子的本意在于為初學者指路故不會對個別工具進行很詳 細的介紹只是對初學者可能經常使用的一些工具加以粗略的介紹其中可能 還請各位同行加以指正
上傳時間： 2013-12-22
上傳用戶：xz85592677
將外掛網路驗證擷取封包並破解轉本地驗證工具
標簽： 破解
上傳時間： 2016-12-26
上傳用戶：semi1981
串口調試工具 可以調整傳輸數據位，速率，奇偶校驗位等
上傳時間： 2014-01-14
上傳用戶：ynwbosss
-- 本模塊的功能是驗證實現和PC機進行基本的串口通信的功能。需要在 --PC機上安裝一個串口調試工具來驗證程序的功能。 -- 程序實現了一個收發一幀10個bit（即無奇偶校驗位）的串口控 --制器，10個bit是1位起始位，8個數據位，1個結束 --位。串口的波特律由程序中定義的div_par參數決定，更改該參數可以實 --現相應的波特率。程序當前設定的div_par 的值是0x104，對應的波特率是 --9600。用一個8倍波特率的時鐘將發送或接受每一位bit的周期時間 --劃分為8個時隙以使通信同步. --程序的工作過程是：串口處于全雙工工作狀態，按動SW0，CPLD向PC發送“welcome" --字符串（串口調試工具設成按ASCII碼接受方式）；PC可隨時向CPLD發送0-F的十六進制 --數據，CPLD接受后顯示在7段數碼管上。
上傳時間： 2017-04-12
上傳用戶：lgnf
利用LTC2624 將數位信號轉類比信號
上傳時間： 2013-12-16
上傳用戶：zl5712176
使用函數實現簡單的八位處理器 軟件開發環境：ISE 7.1i 仿真環境：ISE Simulator 1. 這個實例實現通過ISE Simulator工具實現一個可以進行兩個八位操作數四種操作的簡單處理器； 2. 工程在project文件夾中，雙擊mpc.ise文件打開工程； 3. 源文件在rtl文件夾中，mpc.v為設計文件，mpc_tb.tbw是仿真波形文件； 4. 打開工程后，在工程瀏覽器中選擇mpc_tb.tbw，在Process View中雙擊“Simulation Behavioral Model”選項，進行行為仿真，即可得到仿真結果。
上傳時間： 2014-01-06
上傳用戶：mhp0114
四位動態數碼管顯示數字時鐘的分位和秒位。工具：Quartus ii 6.0 語言：VHDL
上傳時間： 2017-06-15
上傳用戶：asasasas
Sigma-Delta A/D轉換器利用過采樣，噪聲整形和數字濾波技術，有效衰減了輸出信號帶內的量化噪聲，提高了信噪比。與傳統的Nyquist轉換器相比，它降低了對模擬電路性能指標和元件精度的要求，簡化了模擬電路的設計，降低了生產成本。 本論文在對Sigma-Delta A/D轉換器原理研究的基礎上，基于TSMC0．18um工藝，采用1．8V工作電源，128倍的過采樣率，6．4MHz的采樣頻率，設計了一個主要應用于音頻信號處理的Sigma-Delta A/D轉換器，分辨率達到16位。在調制器的設計中，本文采用了多級噪聲整形MASH（2-1）級聯調制器結構，同時，考慮了各種非理想因素對系統性能的影響，在SDtoolbox工具的幫助下使用Simulink進行調制器系統設計。并使用Cadence Spectre對模塊電路進行設計仿真，包括運放，比較器，帶隙基準電壓源，CMOS開關，非交疊時鐘產生電路等。在數字抽取濾波器的設計中，采用了分級抽取技術，使用MATLAB軟件中的SPTool和FDATool工具對各級抽取濾波器進行優化設計。并在原有的濾波器算法的基礎上，采用了CIC濾波器和半帶濾波器，設計出了運算量和存儲量都相對少的三級抽取濾波器系統，大大降低了功耗和面積。 論文的仿真結果表明，所設計的Sigma-Delta A/D轉換器信噪比達到102．3dB，滿足系統需要的16位精度要求。 關鍵詞：Sigma-Ddta； 信噪比； 多級噪聲整形； 數字抽取濾波器
標簽： SigmaDelta 音頻 模數轉換器
上傳時間： 2013-06-27
上傳用戶：songyuncen
隨著信息技術的發展，系統級芯片SoC(System on a Chip)成為集成電路發展的主流。SoC技術以其成本低、功耗小、集成度高的優勢正廣泛地應用于嵌入式系統中。通過對8位增強型CPU內核的研究及其在FPGA(Field Programmable Gate Arrav)上的實現，對SoC設計作了初步研究。 在對Intel MCS-8051的匯編指令集進行了深入地分析的基礎上，按照至頂向下的模塊化的高層次設計流程，對8位CPU進行了頂層功能和結構的定義與劃分，并逐步細化了各個層次的模塊設計，建立了具有CPU及定時器，中斷，串行等外部接口的模型。 利用5種尋址方式完成了8位CPU的數據通路的設計規劃。利用有限狀態機及微程序的思想完成了控制通路的各個層次模塊的設計規劃。利用組合電路與時序電路相結合的思想完成了定時器，中斷以及串行接口的規劃。采用邊沿觸發使得一個機器周期對應一個時鐘周期，執行效率提高。使用硬件描述語言實現了各個模塊的設計。借助EDA工具ISE集成開發環境完成了各個模塊的編程、調試和面向FPGA的布局布線；在Synplify pro綜合工具中完成了綜合；使用Modelsim SE仿真工具對其進行了完整的功能仿真和時序仿真。 設計了一個通用的擴展接口控制器對原有的8位處理器進行擴展，加入高速DI，DO以及SPI接口，增強了8位處理器的功能，可以用于現有單片機進行升級和擴展。 本設計的CPU全面兼容MCS-51匯編指令集全部的111條指令，在時鐘頻率和指令的執行效率指標上均優于傳統的MCS-51內核。本設計以硬件描述語言代碼形式存在可與任何綜合庫、工藝庫以及FPGA結合開發出用戶需要的固核和硬核，可讀性好，易于擴展使用，易于升級，比較有實用價值。本設計通過FPGA驗證。
上傳時間： 2013-04-24
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