結(jié)合直接數(shù)字頻率合成（DDS）和鎖相環(huán)（PLL）技術(shù)完成了X波段低相噪本振跳頻源的設(shè)計(jì)。文章通過(guò)軟件仿真重點(diǎn)分析了本振跳頻源的低相噪設(shè)計(jì)方法，同時(shí)給出了主要的硬件選擇和詳細(xì)電路設(shè)計(jì)過(guò)程。最后對(duì)樣機(jī)的測(cè)試結(jié)果表明，本方案具有相位噪聲低、頻率控制靈活等優(yōu)點(diǎn)，滿足了實(shí)際工程應(yīng)用。
上傳時(shí)間： 2013-11-12
上傳用戶：jiwy
控制系統(tǒng)宜采用一點(diǎn)接地。一般情況下,高頻電路應(yīng)就近多點(diǎn)接地，低頻電路應(yīng)一點(diǎn)接地。在低頻電路中，布線和元件間的電感并不是什么大問題，然而接地形成的環(huán)路的干擾影響很大，因此，常以一點(diǎn)作為接地點(diǎn).
標(biāo)簽： 電路
上傳時(shí)間： 2013-10-13
上傳用戶：葉立炫95
基于STM32、STM8處理器，設(shè)計(jì)完成了萬(wàn)能試驗(yàn)機(jī)的多個(gè)功能模塊。為了提高小信號(hào)的采集精度與速度，用多處理器設(shè)計(jì)了一種混合式的鎖相放大器，并運(yùn)用數(shù)字處理進(jìn)行進(jìn)一步處理，具有很高的性價(jià)比。在位移信號(hào)采集中，運(yùn)用STM8S實(shí)現(xiàn)了低成本的設(shè)計(jì)。實(shí)驗(yàn)表明，本系統(tǒng)在速度與精度上滿足萬(wàn)能試驗(yàn)機(jī)要求，總體性價(jià)比高。
標(biāo)簽： 鎖相放大器 試驗(yàn)機(jī) 采集系統(tǒng)
上傳時(shí)間： 2013-12-26
上傳用戶：lili123
研究了一種利用corid 算法的矢量及旋轉(zhuǎn)模式對(duì)載波同步中相位偏移進(jìn)行估計(jì)并校正的方法.設(shè)計(jì)并實(shí)現(xiàn)了基于corid 算法的數(shù)字鎖相環(huán).通過(guò)仿真驗(yàn)證了設(shè)計(jì)的有效性和高效性.
標(biāo)簽： 載波同步 設(shè)計(jì)方案 鎖相環(huán)
上傳時(shí)間： 2013-11-21
上傳用戶：吾學(xué)吾舞
分析了調(diào)幅信號(hào)和載波信號(hào)之間的相位差與調(diào)制信號(hào)的極性的對(duì)應(yīng)關(guān)系,得出了相敏檢波電路輸出電壓的極性與調(diào)制信號(hào)的極性有對(duì)應(yīng)關(guān)系的結(jié)論。為了驗(yàn)證相敏檢波電路的這一特性,給出3 個(gè)電路方案,分別選用理想元件和實(shí)際元件,采用Multisim 對(duì)其進(jìn)行仿真實(shí)驗(yàn),直觀形象地演示了相敏檢波電路的鑒相特性,是傳統(tǒng)的實(shí)際操作實(shí)驗(yàn)所不可比擬的。關(guān)鍵詞:相敏檢波;鑒相特性;Multisim;電路仿真 Abstract : The corresponding relation between modulation signal polarity and difference phases of amplitudemodulated signal and the carrier signal ,the polarity of phase2sensitive detecting circuit output voltage and the polarity of modulation signal are correspondent . In order to verify this characteristic ,three elect ric circuit s plans are produced ,idea element s and actual element s are selected respectively. Using Multisim to carry on a simulation experiment ,and then demonst rating the phase detecting characteristic of the phase sensitive circuit vividly and directly. Which is t raditional practical experience cannot be com pared.Keywords :phase sensitive detection ;phase2detecting characteristic ;Multisim;circuit simulation
上傳時(shí)間： 2013-11-23
上傳用戶：guanhuihong
摘要: 介紹了時(shí)鐘分相技術(shù)并討論了時(shí)鐘分相技術(shù)在高速數(shù)字電路設(shè)計(jì)中的作用。 關(guān)鍵詞: 時(shí)鐘分相技術(shù); 應(yīng)用 中圖分類號(hào): TN 79 文獻(xiàn)標(biāo)識(shí)碼:A 文章編號(hào): 025820934 (2000) 0620437203 時(shí)鐘是高速數(shù)字電路設(shè)計(jì)的關(guān)鍵技術(shù)之一, 系統(tǒng)時(shí)鐘的性能好壞, 直接影響了整個(gè)電路的 性能。尤其現(xiàn)代電子系統(tǒng)對(duì)性能的越來(lái)越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時(shí)鐘設(shè)計(jì)上面。但隨著系統(tǒng)時(shí)鐘頻率的升高。我們的系統(tǒng)設(shè)計(jì)將面臨一系列的問 題。 1) 時(shí)鐘的快速電平切換將給電路帶來(lái)的串?dāng)_(Crosstalk) 和其他的噪聲。 2) 高速的時(shí)鐘對(duì)電路板的設(shè)計(jì)提出了更高的要求: 我們應(yīng)引入傳輸線(T ransm ission L ine) 模型, 并在信號(hào)的匹配上有更多的考慮。 3) 在系統(tǒng)時(shí)鐘高于100MHz 的情況下, 應(yīng)使用高速芯片來(lái)達(dá)到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個(gè)系統(tǒng)所需要的電流增大, 發(fā) 熱量增多, 對(duì)系統(tǒng)的穩(wěn)定性和集成度有不利的影響。 4) 高頻時(shí)鐘相應(yīng)的電磁輻射(EM I) 比較嚴(yán)重。 所以在高速數(shù)字系統(tǒng)設(shè)計(jì)中對(duì)高頻時(shí)鐘信號(hào)的處理應(yīng)格外慎重, 盡量減少電路中高頻信 號(hào)的成分, 這里介紹一種很好的解決方法, 即利用時(shí)鐘分相技術(shù), 以低頻的時(shí)鐘實(shí)現(xiàn)高頻的處 理。 1 時(shí)鐘分相技術(shù) 我們知道, 時(shí)鐘信號(hào)的一個(gè)周期按相位來(lái)分, 可以分為360°。所謂時(shí)鐘分相技術(shù), 就是把 時(shí)鐘周期的多個(gè)相位都加以利用, 以達(dá)到更高的時(shí)間分辨。在通常的設(shè)計(jì)中, 我們只用到時(shí)鐘 的上升沿(0 相位) , 如果把時(shí)鐘的下降沿(180°相位) 也加以利用, 系統(tǒng)的時(shí)間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時(shí)鐘分為4 個(gè)相位(0°、90°、180°和270°) , 系統(tǒng)的時(shí)間分辨就 可以提高為原來(lái)的4 倍(如圖1b 所示)。 以前也有人嘗試過(guò)用專門的延遲線或邏輯門延時(shí)來(lái)達(dá)到時(shí)鐘分相的目的。用這種方法產(chǎn)生的相位差不夠準(zhǔn)確, 而且引起的時(shí)間偏移(Skew ) 和抖動(dòng) (J itters) 比較大, 無(wú)法實(shí)現(xiàn)高精度的時(shí)間分辨。 近年來(lái)半導(dǎo)體技術(shù)的發(fā)展, 使高質(zhì)量的分相功能在一 片芯片內(nèi)實(shí)現(xiàn)成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優(yōu)異的時(shí)鐘 芯片。這些芯片的出現(xiàn), 大大促進(jìn)了時(shí)鐘分相技術(shù)在實(shí)際電 路中的應(yīng)用。我們?cè)谶@方面作了一些嘗試性的工作: 要獲得 良好的時(shí)間性能, 必須確保分相時(shí)鐘的Skew 和J itters 都 比較小。因此在我們的設(shè)計(jì)中, 通常用一個(gè)低頻、高精度的 晶體作為時(shí)鐘源, 將這個(gè)低頻時(shí)鐘通過(guò)一個(gè)鎖相環(huán)(PLL ) , 獲得一個(gè)較高頻率的、比較純凈的時(shí)鐘, 對(duì)這個(gè)時(shí)鐘進(jìn)行分相, 就可獲得高穩(wěn)定、低抖動(dòng)的分 相時(shí)鐘。 這部分電路在實(shí)際運(yùn)用中獲得了很好的效果。下面以應(yīng)用的實(shí)例加以說(shuō)明。2 應(yīng)用實(shí)例 2. 1 應(yīng)用在接入網(wǎng)中 在通訊系統(tǒng)中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時(shí)鐘分為4 個(gè)相位 數(shù)據(jù), 與其同步的時(shí)鐘信號(hào)并不傳輸。 但本地接收到數(shù)據(jù)時(shí), 為了準(zhǔn)確地獲取 數(shù)據(jù), 必須得到數(shù)據(jù)時(shí)鐘, 即要獲取與數(shù) 據(jù)同步的時(shí)鐘信號(hào)。在接入網(wǎng)中, 數(shù)據(jù)傳 輸?shù)慕Y(jié)構(gòu)如圖2 所示。 數(shù)據(jù)以68MBös 的速率傳輸, 即每 個(gè)bit 占有14. 7ns 的寬度, 在每個(gè)數(shù)據(jù) 幀的開頭有一個(gè)用于同步檢測(cè)的頭部信息。我們要找到與它同步性好的時(shí)鐘信號(hào), 一般時(shí)間 分辨應(yīng)該達(dá)到1ö4 的時(shí)鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說(shuō), 系統(tǒng)時(shí)鐘頻率應(yīng)在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對(duì)整個(gè)系統(tǒng)設(shè)計(jì)帶來(lái)很多的困擾。 我們?cè)谶@里使用鎖相環(huán)和時(shí)鐘分相技術(shù), 將一個(gè)16MHz 晶振作為時(shí)鐘源, 經(jīng)過(guò)鎖相環(huán) 89429 升頻得到68MHz 的時(shí)鐘, 再經(jīng)過(guò)分相芯片AMCCS4405 分成4 個(gè)相位, 如圖3 所示。 我們只要從4 個(gè)相位的68MHz 時(shí)鐘中選擇出與數(shù)據(jù)同步性最好的一個(gè)。選擇的依據(jù)是: 在每個(gè)數(shù)據(jù)幀的頭部(HEAD) 都有一個(gè)8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個(gè)相位的時(shí)鐘去鎖存數(shù)據(jù), 如果經(jīng)某個(gè)時(shí)鐘鎖存后的數(shù)據(jù)在這個(gè)指定位置最先檢測(cè)出這 個(gè)KWD, 就認(rèn)為下一相位的時(shí)鐘與數(shù)據(jù)的同步性最好(相關(guān))。 根據(jù)這個(gè)判別原理, 我們?cè)O(shè)計(jì)了圖4 所示的時(shí)鐘分相選擇電路。 在板上通過(guò)鎖相環(huán)89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時(shí)鐘: 用這4 個(gè) 時(shí)鐘分別將輸入數(shù)據(jù)進(jìn)行移位, 將移位的數(shù)據(jù)與KWD 作比較, 若至少有7bit 符合, 則認(rèn)為檢 出了KWD。將4 路相關(guān)器的結(jié)果經(jīng)過(guò)優(yōu)先判選控制邏輯, 即可輸出同步性最好的時(shí)鐘。這里, 我們運(yùn)用AMCC 公司生產(chǎn)的 S4405 芯片, 對(duì)68MHz 的時(shí)鐘進(jìn)行了4 分 相, 成功地實(shí)現(xiàn)了同步時(shí)鐘的獲取, 這部分 電路目前已實(shí)際地應(yīng)用在某通訊系統(tǒng)的接 入網(wǎng)中。 2. 2 高速數(shù)據(jù)采集系統(tǒng)中的應(yīng)用 高速、高精度的模擬- 數(shù)字變換 (ADC) 一直是高速數(shù)據(jù)采集系統(tǒng)的關(guān)鍵部 分。高速的ADC 價(jià)格昂貴, 而且系統(tǒng)設(shè)計(jì) 難度很高。以前就有人考慮使用多個(gè)低速 圖5 分相技術(shù)應(yīng)用于采集系統(tǒng) ADC 和時(shí)鐘分相, 用以替代高速的ADC, 但由 于時(shí)鐘分相電路產(chǎn)生的相位不準(zhǔn)確, 時(shí)鐘的 J itters 和Skew 比較大(如前述) , 容易產(chǎn)生較 大的孔徑晃動(dòng)(Aperture J itters) , 無(wú)法達(dá)到很 好的時(shí)間分辨。 現(xiàn)在使用時(shí)鐘分相芯片, 我們可以把分相 技術(shù)應(yīng)用在高速數(shù)據(jù)采集系統(tǒng)中: 以4 分相后 圖6 分相技術(shù)提高系統(tǒng)的數(shù)據(jù)采集率 的80MHz 采樣時(shí)鐘分別作為ADC 的 轉(zhuǎn)換時(shí)鐘, 對(duì)模擬信號(hào)進(jìn)行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號(hào)經(jīng)過(guò) 緩沖、調(diào)理, 送入ADC 進(jìn)行模數(shù)轉(zhuǎn)換, 采集到的數(shù)據(jù)寫入存儲(chǔ)器(M EM )。各個(gè) 采集通道采集的是同一信號(hào), 不過(guò)采樣 點(diǎn)依次相差90°相位。通過(guò)存儲(chǔ)器中的數(shù) 據(jù)重組, 可以使系統(tǒng)時(shí)鐘為80MHz 的采 集系統(tǒng)達(dá)到320MHz 數(shù)據(jù)采集率(如圖6 所示)。 3 總結(jié) 靈活地運(yùn)用時(shí)鐘分相技術(shù), 可以有效地用低頻時(shí)鐘實(shí)現(xiàn)相當(dāng)于高頻時(shí)鐘的時(shí)間性能, 并 避免了高速數(shù)字電路設(shè)計(jì)中一些問題, 降低了系統(tǒng)設(shè)計(jì)的難度。
標(biāo)簽： 時(shí)鐘 分相 技術(shù)應(yīng)用
上傳時(shí)間： 2013-12-17
上傳用戶：xg262122
用ad9850激勵(lì)的鎖相環(huán)頻率合成器山東省濟(jì)南市M0P44 部隊(duì)Q04::00R 司朝良摘要! 提出了一種ad9850和ad9850相結(jié)合的頻率合成方案! 介紹了ad9850芯片ad9850的基本工作原理" 性能特點(diǎn)及引腳功能! 給出了以1!2345 作為參考信號(hào)源的鎖相環(huán)頻率合成器實(shí)例! 并對(duì)該頻率合成器的硬件電路和軟件編程進(jìn)行了簡(jiǎn)要說(shuō)明#關(guān)鍵詞! !!" 鎖相環(huán)頻率合成器數(shù)據(jù)寄存器
標(biāo)簽： 9850 ad 鎖相環(huán) 激勵(lì)
上傳時(shí)間： 2013-10-18
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PCB接地設(shè)計(jì)_中興
標(biāo)簽： PCB 接地設(shè)計(jì) 中興
上傳時(shí)間： 2013-11-10
上傳用戶：葉山豪
PCB接地設(shè)計(jì)
標(biāo)簽： PCB 接地設(shè)計(jì)
上傳時(shí)間： 2013-11-05
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“地”通常被定義為一個(gè)等位點(diǎn)，用來(lái)作為兩個(gè)或更多系統(tǒng)的參考電平。信號(hào)地的較好定義是一個(gè)低阻抗的路徑，信號(hào)電流經(jīng)此路徑返回其源。我們主要關(guān)心的是電流，而不是電壓。在電路中具有有限阻抗的兩點(diǎn)之間存在電壓差，電流就產(chǎn)生了。在接地結(jié)構(gòu)中的電流路徑?jīng)Q定了電路之間的電磁耦合。因?yàn)殚]環(huán)回路的存在，電流在閉環(huán)中流動(dòng)，所以產(chǎn)生了磁場(chǎng)。閉環(huán)區(qū)域的大小決定著磁場(chǎng)的輻射頻率，電流的大小決定著噪聲的幅度。在實(shí)施接地方法時(shí)存在兩類基本方法：?jiǎn)吸c(diǎn)接地技術(shù)和多點(diǎn)接地技術(shù)。在每套方案中，又可能采用混合式的方法。針對(duì)某一個(gè)特殊的應(yīng)用，如何選擇最好的信號(hào)接地方法取決于設(shè)計(jì)方案。只要設(shè)計(jì)者依據(jù)電流流量和返回路徑的概念，就可以以同時(shí)采用幾種不同的方法綜合加以考慮
上傳時(shí)間： 2013-11-15
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