用VHDL語言在CPLD/FPGA上實現(xiàn)浮點運算的方法
標(biāo)簽： VHDL CPLD FPGA 語言
上傳時間： 2013-09-05
上傳用戶：life840315
DDS在現(xiàn)在運用月來越廣泛，在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、正交輸出、高分辨力以及集成化等方面都遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能。利用DDS技術(shù)可以很方便地實現(xiàn)多種信號。在FPGA上實現(xiàn)的DDS
標(biāo)簽： DDS
上傳用戶：qwer0574
用VHDL語言在CPLD上實現(xiàn)串行通信
標(biāo)簽： VHDL CPLD 語言 串行通信
上傳時間： 2013-09-06
上傳用戶：q3290766
在Allegro中等長設(shè)置的高級應(yīng)用\r\n――Memory部分等長設(shè)置
標(biāo)簽： Allegro Memory 等長設(shè)置 分
上傳用戶：VRMMO
Allegro 里面如何在端接匹配的情況下調(diào)等長線
標(biāo)簽： Allegro 端接 等長線
上傳用戶：gdgzhym
skill語言在Cadence平臺二次開發(fā)中大量使用，在IC設(shè)計中也有應(yīng)用。\r\n本文關(guān)鍵詞：SKILL Cadence SKILL開發(fā)程序源碼大集合，共有84個功能實現(xiàn)
標(biāo)簽： Cadence skill 語言 二次開發(fā)
上傳時間： 2013-09-09
上傳用戶：qingzhuhu
skill語言在Cadence平臺二次開發(fā)中大量使用，在IC設(shè)計中也有應(yīng)用。\r\n本文關(guān)鍵詞：SKILL Allegro二次開發(fā)參考 API函數(shù)
上傳用戶：edisonfather
Protel 99 Lib.ddb 在Protel99Se下專業(yè)庫。包括原理圖和PCB庫
標(biāo)簽： Protel 99 Lib PCB
上傳時間： 2013-09-10
上傳用戶：feitian920
一個可以在Altium designer 6 中導(dǎo)入（圖片）BitMapConvertVer130的小程序
標(biāo)簽： designer Altium 程序
上傳時間： 2013-09-11
上傳用戶：dongqiangqiang
C語言編寫的時鐘程序 在VC中可實現(xiàn)的源代碼
標(biāo)簽： C語言 編寫 時鐘程序 源代碼
上傳用戶：zjwangyichao
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