將所有的管腳在初始化的時候設置為輸入方式將所有的管腳設置為一般I/O口初始定時器模塊
標簽： 管腳 初始化 定時器 模塊
上傳時間： 2016-06-10
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BCSCTL1 = 0X00 //將寄存器的內容清零 XT2震蕩器開啟 LFTX1工作在低ACLK的分頻因子為1
標簽： BCSCTL1 LFTX1 0X00 ACLK
上傳時間： 2014-01-22
上傳用戶：asdfasdfd
數字搶答器由主體電路與擴展電路組成。優先編碼電路、鎖存器、譯碼電路將參賽隊的輸入信號在顯示器上輸出；用控制電路和主持人開關啟動報警電路，以上兩部分組成主體電路。通過定時電路和譯碼電路將秒脈沖產生的信號在顯示器上輸出實現計時功能，構成擴展電路。經過布線、焊接、調試等工作后數字搶答器成形。
標簽： 數字搶答器 擴展電路 開關 控制電路
上傳用戶：kristycreasy
分頻器是FPGA設計中使用頻率非常高的基本單元之一。盡管目前在大部分設計中還廣泛使用集成鎖相環(如altera的PLL，Xilinx的DLL)來進行時鐘的分頻、倍頻以及相移設計，但是，對于時鐘要求不太嚴格的設計，通過自主設計進行時鐘分頻的實現方法仍然非常流行。首先這種方法可以節省鎖相環資源，再者，這種方式只消耗不多的邏輯單元就可以達到對時鐘操作的目的。 偶數倍分頻：偶數倍分頻應該是大家都比較熟悉的分頻，通過計數器計數是完全可以實現的。如進行N倍偶數分頻，那么可以通過由待分頻的時鐘觸發計數器計數，當計數器從0計數到N/2-1時，輸出時鐘進行翻轉，并給計數器一個復位信號，使得下一個時鐘從零開始計數。以此循環下去。這種方法可以實現任意的偶數分頻。
標簽： altera FPGA PLL 分頻器
上傳時間： 2016-06-14
上傳用戶：wpwpwlxwlx
在EDA的MAX+PLUS II開發環境下用VHDL編寫的全加器
標簽： PLUS VHDL EDA MAX
上傳用戶：tzl1975
在SQL Server企業管理器中無法收縮日志時可用此工具
標簽： Server SQL 企業管理 日志
上傳時間： 2014-01-02
上傳用戶：refent
在FPGA的嵌入式picoblaze設計中使用到的匯編器，在DOS下就可方便使用，方法：首先進行DOS命令窗，進行工作目錄，運行kcpsm3 <filename>.psm 編譯通過將生成VHD文件
標簽： picoblaze FPGA 嵌入式 匯編器
上傳時間： 2016-06-27
上傳用戶：sammi
工件識別中決策樹分類器的設計 該文介紹了利用特征的概率分布進行樹分類器的設計。采用了二叉鏈表表示法來組織決策樹的結構, 并提出一種分類界面的選取算法以劃分特征空間。這種設計已成功地運用在一個工件識別系統中
標簽： 工件 決策樹 分類器 特征
上傳時間： 2016-06-28
上傳用戶：shinesyh
以LVDS設計為例學習ISE中的時序分析以及低層布局器的使用方法 在底層布局器中對LVDS管腳進行約束的方法，底層布局器設計流程，底層布局器中的位置約束，時序分析器的使用方法，時序改進向導的使用等.
標簽： LVDS ISE 布局 時序分析
上傳時間： 2013-12-08
上傳用戶：semi1981
一個用evc開發的在windows mobile和wince上運行mid播放器
標簽： windows mobile wince evc
上傳時間： 2014-01-20
上傳用戶：lo25643
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