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采用DQPSK 調(diào)制方式對NRZ, RZ 和CSRZ 3 種碼型進行調(diào)制, 研究40 Gb/ s 高速傳輸系統(tǒng)中這3 種不同類型的光信號。使用色散補償方式對高速光纖傳輸系統(tǒng)進行200 kM 的模擬仿真, 比較不同碼型的系統(tǒng)傳輸特性。分析表明CS- RZ- DQPSK 調(diào)制格式, 在較寬的入纖功率范圍內(nèi)都能取得最小的眼圖張開代價。
上傳時間： 2013-10-17
上傳用戶：YKLMC
通過ARM9技術(shù)深入分析CIS圖像傳感器采集RGB圖像的過程和機理，將CIS輸出的模擬圖像信號及時有序地采集到MCU中，再精準地進行A/D轉(zhuǎn)換，最終經(jīng)TFT顯屏獲得圖像信息，可實現(xiàn)便攜式CIS型掃描儀的功能，或進一步進行圖像智能識別及處理。
上傳時間： 2013-10-14
上傳用戶：bpgfl
雙極型與MOS半導(dǎo)體器件原理_黃均鼐.
標簽： MOS 雙極型 半導(dǎo)體器件
上傳時間： 2013-11-08
上傳用戶：hakim
PCB封裝庫命名的細~~規(guī)則
上傳時間： 2015-01-01
上傳用戶：edward_0608
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計的語言。用Verilog HDL描述的電路設(shè)計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結(jié)構(gòu)描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設(shè)計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應(yīng)的模型類型共有以下五種： 系統(tǒng)級（system）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結(jié)構(gòu)實現(xiàn)設(shè)計算法的模型。 RTL級（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動和如何處理這些數(shù)據(jù)的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關(guān)級（switch-level）：描述器件中三極管和儲存節(jié)點以及它們之間連接的模型。 一個復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個Verilog HDL模塊構(gòu)成的，每一個模塊又可以由若干個子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計的模塊交互的現(xiàn)存電路或激勵信號源。利用Verilog HDL語言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個模塊間的清晰層次結(jié)構(gòu)來描述極其復(fù)雜的大型設(shè)計，并對所作設(shè)計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結(jié)構(gòu)化和過程性的語言，其語法結(jié)構(gòu)非常適合于算法級和RTL級的模型設(shè)計。這種行為描述語言具有以下功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發(fā)其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。 · 提供了可帶參數(shù)且非零延續(xù)時間的任務(wù)（task）程序結(jié)構(gòu)。 · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。 · 提供了用于建立表達式的算術(shù)運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結(jié)構(gòu)化的語言也非常適合于門級和開關(guān)級的模型設(shè)計。因其結(jié)構(gòu)化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態(tài)模型。 Verilog HDL的構(gòu)造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設(shè)定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風(fēng)格。其中有許多語句如：if語句、case語句等和C語言中的對應(yīng)語句十分相似。如果讀者已經(jīng)掌握C語言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習(xí)就能很好地掌握它，利用它的強大功能來設(shè)計復(fù)雜的數(shù)字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
上傳用戶：cppersonal
基于單片機和FPGA的程控型邏輯分析儀設(shè)計與實現(xiàn)
上傳時間： 2013-11-05
上傳用戶：daguda
基于xscale與FPGA的微小型飛行器控制系統(tǒng)的硬件設(shè)計---論文
標簽： 8eFPGA 飛行器 控制系統(tǒng) 硬件設(shè)計
上傳時間： 2015-01-02
上傳用戶：1159797854
KXB127礦用隔爆兼本安型聲光報警器原理
上傳時間： 2014-09-10
上傳用戶：qingzhuhu
MPU-2型恒功率晶閘管中頻電源控制線路分析
上傳時間： 2013-10-25
上傳用戶：zhangyigenius
以某型投放裝置測試軟件的設(shè)計為背景，考慮到多種測試儀的測試任務(wù)的共性與特點，提出了軟硬件相結(jié)合的的通用化設(shè)計方法；描述了其流程化、自動化、層次化的測試方式；對其各部分功能和通用性進行詳細介紹；經(jīng)過測試和使用，該軟件平臺通用性能好，操作簡單，其通用性對各類測試系統(tǒng)的設(shè)計和發(fā)展有著重要的意義。
上傳時間： 2015-01-03
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