本文以電子不停車收費系統(tǒng)課題為背景，設(shè)計并實現(xiàn)了基于FPGA的π/4-DOPSK全數(shù)字中頻發(fā)射機和接收機。π/4-DQPSK廣泛應(yīng)用于移動通信和衛(wèi)星通信中，具有頻帶利用率高、頻譜特性好、抗衰落性能強的特點。 近年來現(xiàn)場可編程門陣列(FPGA)器件在芯片邏輯規(guī)模和處理速度等方面性能的迅速提高，用硬件編程實現(xiàn)無線功能的軟件無線電技術(shù)在理論和實用化上都趨于成熟和完善，因此可以把數(shù)字調(diào)制，數(shù)字上/下變頻，數(shù)字解調(diào)在同一塊FPGA上實現(xiàn)，即實現(xiàn)了中頻發(fā)射機和接收機一體化的片上可編程系統(tǒng)(SOPC，System On Programmabie Chip)。 本文首先根據(jù)指標(biāo)要求對數(shù)字收發(fā)機方案進行設(shè)計，確定了適合不停車收費系統(tǒng)的全數(shù)字發(fā)射機和接收機的結(jié)構(gòu)，接著根據(jù)π/4-DQPSK發(fā)射機和接收機的理論，設(shè)計并實現(xiàn)了基于FPGA的成形濾波器SRRC、半帶濾波器HB和定時算法并給出性能分析，最后給出硬件測試平臺上結(jié)果和測試結(jié)果分析。
標(biāo)簽： 4DQPSK FPGA 全數(shù)字
上傳時間： 2013-06-23
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一般由信源發(fā)出的數(shù)字基帶信號含有豐富的低頻分量，甚至直流分量，這些信號往往不宜直接用于傳輸，易產(chǎn)生碼間干擾進而直接影響傳輸?shù)目煽啃裕蚨獙ζ溥M行編碼以便傳輸。傳統(tǒng)的井下信號在傳輸過程中普遍采用曼徹斯特碼的編解碼方式，而該方式的地面解碼電路復(fù)雜。FPGA(現(xiàn)場可編程門陣列)作為一種新興的可編程邏輯器件，具有較高的集成度，能將編解碼電路集成在一片芯片上，而HDB3碼(三階高密度雙極性碼)具有解碼規(guī)則簡單，無直流，低頻成份少，可打破長連0和提取同步方便等優(yōu)點。基于上述情況，本文提出了基于FPGA的}tDB3編譯碼設(shè)計方案。 該研究的總體設(shè)計方案包括用MATLAB進行HDB3編譯碼算法的驗證，基于FPGA的HDB3碼編譯碼設(shè)計與仿真，結(jié)果分析與比較三大部分。為了保證該設(shè)計的可靠性，首先是進行編譯碼的算法驗證；其次通過在FPGA的集成設(shè)計環(huán)境QuartusⅡ軟件中完成HDB3碼的編譯、綜合、仿真等步驟，通過下載電纜下載到特定的FPGA芯片上，用邏輯分析儀進行時序仿真；最后將算法驗證結(jié)果與仿真結(jié)果作一對比，分析該研究的可行性與可靠性。 研究表明，基于FPGA的HDB3編譯碼設(shè)計具有體積小，譯碼簡單，編程靈活，集成度高，可靠等優(yōu)點。
上傳時間： 2013-05-26
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單片微型計算機(單片機)是將微處理器CPU、程序存儲器、數(shù)據(jù)存儲器、定時/計數(shù)器、輸入/輸出并行接口等集成在一起。由于單片機具有專門為嵌入式系統(tǒng)設(shè)計的體系結(jié)構(gòu)與指令系統(tǒng)，所以它最能滿足嵌入式系統(tǒng)的應(yīng)用要求。Intel公司生產(chǎn)的MCS-51系列單片機是我國目前應(yīng)用最廣的單片機之一。 隨著可編程邏輯器件設(shè)計技術(shù)的發(fā)展，每個邏輯器件中門電路的數(shù)量越來越多，一個邏輯器件就可以完成本來要由很多分立邏輯器件和存儲芯片完成的功能。這樣做減少了系統(tǒng)的功耗和成本，提高了性能和可靠性。FPGA就是目前最受歡迎的可編程邏輯器件之一。IP核是將一些在數(shù)字電路中常用但比較復(fù)雜的功能塊，設(shè)計成可修改參數(shù)的模塊，讓其他用戶可以直接調(diào)用這些模塊，這樣就大大減輕了工程師的負(fù)擔(dān)，避免重復(fù)勞動。隨著FPGA的規(guī)模越來越大，設(shè)計越來越復(fù)雜，使用IP核是一個發(fā)展趨勢。 本課題結(jié)合FPGA與8051單片機的優(yōu)點，主要針對以下三個方面研究： (1)FPGA開發(fā)平臺的硬件實現(xiàn)選用Xilinx公司的XC3S500E-PQ208-4-C作為核心器件，采用Intel公司的EEPROM芯片2816A和SRAM芯片6116作為片內(nèi)程序存儲器，搭建FPGA的硬件開發(fā)平臺。 (2)用VHDL語言實現(xiàn)8051IP核分析研究8051系列單片機內(nèi)部各模塊結(jié)構(gòu)以及各部分的連接關(guān)系，實現(xiàn)了基于FPGA的8051IP核。主要包括如下幾個模塊：CPU模塊、片內(nèi)數(shù)據(jù)存儲器模塊、定時/計數(shù)器模塊、并行端口模塊、串行端口模塊、中斷處理模塊、同步復(fù)位模塊等。 (3)基于FPGA的8051IP核應(yīng)用用所設(shè)計的8051IP核，實現(xiàn)了對一個4×4鍵盤的監(jiān)測掃描、鍵盤確認(rèn)、按鍵識別等應(yīng)用。
上傳時間： 2013-06-21
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當(dāng)今電子系統(tǒng)的設(shè)計是以大規(guī)模FPGA為物理載體的系統(tǒng)芯片的設(shè)計，基于FPGA的片上系統(tǒng)可稱為可編程片上系統(tǒng)(SOPC)。SOPC的設(shè)計是以知識產(chǎn)權(quán)核(IPCore)為基礎(chǔ)，以硬件描述語言為主要設(shè)計手段，借助以計算機為平臺的EDA工具進行的。 本文在介紹了FPGA與SOPC相關(guān)技術(shù)的基礎(chǔ)上，給出了SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的方案。在分析設(shè)計軟件Matlab/DSP(Digital Signal Processing)。builder以及Quartus Ⅱ開發(fā)軟件進行SOPC(System On a Programmable Chip)設(shè)計流程后，依據(jù)調(diào)制解調(diào)算法提出了一種基于DSP Builder調(diào)制解調(diào)器的SOPC實現(xiàn)方案，模塊化的設(shè)計方法大大縮短了調(diào)制解調(diào)器的開發(fā)周期。 在SOPC技術(shù)開發(fā)調(diào)制解調(diào)器的過程中，用MATLAB/Simulink的圖形方式調(diào)用Altera DSP Builder和其他Simulink庫中的圖形模塊(Block)進行系統(tǒng)建模，在Simulink中仿真通過后，利用DSP Builder將Simulink的模型文件(．mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件，從而避免了VHDL語言手動編寫系統(tǒng)的煩瑣過程，將精力集中于算法的優(yōu)化上。 基于DSP Builder的開發(fā)功能，調(diào)制解調(diào)器電路中的低通濾波器可直接調(diào)用FIRIP Core，進一步提高了開發(fā)效率。 在進行編譯、仿真調(diào)試成功后，經(jīng)過QuartusⅡ?qū)⒕幾g生成的編程文件下載到ALTERA公司Cyclone Ⅱ系列的FPGA芯片EP2C5F256C6，完成器件編程，從而給出了一種調(diào)制解調(diào)器的SOPC系統(tǒng)實現(xiàn)方案。
標(biāo)簽： FPGA 調(diào)制解調(diào)器
上傳時間： 2013-06-24
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目前，數(shù)字信號處理廣泛應(yīng)用于通信、雷達(dá)、聲納、語音與圖像處理等領(lǐng)域，信號處理算法理論己趨于成熟，但其具體硬件實現(xiàn)方法卻值得探討。FPGA是近年來廣泛應(yīng)用的超大規(guī)模、超高速的可編程邏輯器件，由于其具有高集成度、高速、可編程等優(yōu)點，大大推動了數(shù)字系統(tǒng)設(shè)計的單片化、自動化，縮短了單片數(shù)字系統(tǒng)的設(shè)計周期、提高了設(shè)計的靈活性和可靠性，在超高速信號處理和實時測控方面有非常廣泛的應(yīng)用。本文對FPGA的數(shù)據(jù)采集與處理技術(shù)進行研究，基于FPGA在數(shù)據(jù)采樣控制和信號處理方面的高性能和單片系統(tǒng)發(fā)展的新熱點，把FPGA作為整個數(shù)據(jù)采集與處理系統(tǒng)的控制核心。主要研究內(nèi)容如下： FPGA的單片系統(tǒng)研究。針對數(shù)據(jù)采集與處理，對FPGA進行選型，設(shè)計了基于FPGA的單片系統(tǒng)的結(jié)構(gòu)。把整個控制系統(tǒng)分為三個部分：多通道采樣控制模塊，數(shù)據(jù)處理模塊，存儲控制模塊。 多通道采樣控制模塊的設(shè)計。利用4片AD7506和一片AD7862對64路模擬量進行周期采樣，分別設(shè)計了通道選擇控制模塊和A/D轉(zhuǎn)換控制模塊，并進行了仿真，完成了基于FPGA的多通道采樣控制。 數(shù)據(jù)處理模塊的設(shè)計。FFT算法在數(shù)字信號處理中占有重要的地位，因此本文研究了FFT的硬件實現(xiàn)結(jié)構(gòu)，提出了用FPGA實現(xiàn)FFT的一種設(shè)計思想，給出了總體實現(xiàn)框圖。分別設(shè)計了旋轉(zhuǎn)因子復(fù)數(shù)乘法器，碟形運算單元，存儲器，控制器，并分別進行了仿真。重點設(shè)計實現(xiàn)了FFT算法中的蝶形處理單元，采用了一種高效乘法器算法設(shè)計實現(xiàn)了蝶形處理單元中的旋轉(zhuǎn)因子乘法器，從而提高了蝶形處理器的運算速度，降低了運算復(fù)雜度。理論分析和仿真結(jié)果表明，狀態(tài)機控制器成功地對各個模塊進行了有序、協(xié)調(diào)的控制。 存儲控制模塊的設(shè)計。利用閃存芯片K9K1G08UOA對采集處理后的數(shù)據(jù)進行存儲，設(shè)計了FPGA與閃存的硬件連接，設(shè)計了存儲控制模塊。 本文對FFT算法的硬件實現(xiàn)進行了研究，結(jié)合單片系統(tǒng)的特點，把整個系統(tǒng)分為多通道采樣控制模塊，數(shù)據(jù)處理模塊，存儲控制模塊進行設(shè)計和仿真。設(shè)計采用VHDL編寫程序的源代碼。仿真測試結(jié)果表明，此FPGA單片系統(tǒng)可完成對實時信號的高速采集與處理。
標(biāo)簽： FPGA 數(shù)據(jù)采集 處理技術(shù)
上傳時間： 2013-04-24
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H.264/AVC是由國際電信聯(lián)合會的視頻專家組和國際標(biāo)準(zhǔn)化組織的運動圖像專家組組成的聯(lián)合視頻小組制定的下一代視頻壓縮標(biāo)準(zhǔn)。新標(biāo)準(zhǔn)采用了一些先進算法，因此具有優(yōu)異的壓縮性能和極好的網(wǎng)絡(luò)親和性，滿足低碼率情況下的高質(zhì)量視頻的傳輸。 H.264/AVC采用的先進算法包括多模式幀間預(yù)測、1/4像素精度預(yù)測、整數(shù)變換量化、去方塊濾波和熵編碼。本論文著重對整數(shù)變換與量化、去方塊濾波做了研究。整數(shù)變換是一種只有加法和移位的運算，量化可以通過查表和乘法操作就可以完成，避免了反變換的時候失配問題，沒有精度損失；去方塊濾波是一種用來去除低碼率情況下的每個宏塊的塊效應(yīng)，提高了解碼圖像的外觀。 本文主要從算法研究和硬件實現(xiàn)兩方面著手，在算法研究方面設(shè)計了一個可視化測試軟件，在硬件實現(xiàn)方面主要對整數(shù)變換、量化和去方塊濾波做了研究和實現(xiàn)。視頻壓縮技術(shù)的關(guān)鍵在于視頻壓縮算法及其芯片的實現(xiàn)，F(xiàn)PGA可重復(fù)使用，設(shè)計修改靈活，片內(nèi)資源豐富，具備DSP模塊等優(yōu)勢。在本論文的目標(biāo)實現(xiàn)部分模塊FPGA的硬件設(shè)計，用Verilog完成了關(guān)鍵部分的設(shè)計。首先簡要介紹了視頻壓縮基本原理，常用視頻壓縮標(biāo)準(zhǔn)及其特性以及國內(nèi)外的研究動態(tài)，并對H.264標(biāo)準(zhǔn)基本檔次所涉及的核心技術(shù)進行了詳細(xì)介紹，兩種分層結(jié)構(gòu)分別討論。其次在掌握了H.264.算法及編解碼流程的基礎(chǔ)上，設(shè)計了基于H.264編解碼的可視化軟件平臺。然后詳細(xì)介紹了整數(shù)變換、量化、反變換和反量化核心模塊的設(shè)計和實現(xiàn)，并在Altera的軟件和開發(fā)板上進行了仿真驗證；對去方塊濾波算法做了軟件研究測試，并給出了一種改進的硬件整體結(jié)構(gòu)設(shè)計。最后，對全文工作進行了總結(jié)和對未來研究工作做了展望。我在課題中所做的主要工作有： 1.查閱相關(guān)文獻，熟悉H.264.標(biāo)準(zhǔn)及整數(shù)變換、量化和去方塊濾波等算法。 2.用VC++完成了基于H.264編解碼的可視化軟件平臺設(shè)計。 3.用Verilog完成了整數(shù)變換量化、反變換反量化模塊FPGA設(shè)計與驗證。 4.去方塊濾波器的算法研究、仿真和硬件整體結(jié)構(gòu)設(shè)計。
上傳時間： 2013-04-24
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隨著科學(xué)技術(shù)的發(fā)展，指紋識別技術(shù)被廣泛應(yīng)用到各種不同的領(lǐng)域。對于一般的指紋識別系統(tǒng)，其設(shè)計要求具有很高的實時性和易用性，因此識別算法應(yīng)該具有較低的復(fù)雜度，較快的運算速度，從而滿足實時性的要求。所以有必要根據(jù)不同的識別算法采用不同的實現(xiàn)平臺，使得指紋識別系統(tǒng)具有較高的可靠性、實時性、有效性等性能要求。 SOPC片上可編程系統(tǒng)和嵌入式系統(tǒng)是當(dāng)前電子設(shè)計領(lǐng)域中最熱門的概念。NiosⅡ是Altera．公司開發(fā)的一種采用流水線技術(shù)、單指令流的RISC嵌入式處理器軟核，可以將它嵌入到FPGA內(nèi)部，與用戶自定義邏輯組建成一個基于FPGA的片上專用系統(tǒng)。 本文在綜合考慮各種應(yīng)用情況的基礎(chǔ)上，以網(wǎng)絡(luò)技術(shù)、數(shù)據(jù)庫技術(shù)、指紋識別技術(shù)和嵌入式系統(tǒng)技術(shù)為理論基礎(chǔ)，提出了一種有效可行的系統(tǒng)架構(gòu)方案。對指紋識別技術(shù)中各個環(huán)節(jié)的算法和原理進行了深入研究，合理的改進了部分指紋識別算法；同時為了提高系統(tǒng)的實時性，采用NiosⅡ嵌入式處理器和FPGA硬件模塊實現(xiàn)指紋圖像處理主要算法。論文主要包括以下幾個方面： 1、對指紋圖像預(yù)處理、特征提取和特征匹配算法原理進行闡述，同時改進了指紋圖像的細(xì)化算法，提高了算法的性能，并設(shè)計了一套實用的指紋特征數(shù)據(jù)結(jié)構(gòu)； 2、針對指紋圖像預(yù)處理模塊，包括圖像的歸一化、頻率提取、方向提取以及方向濾波，采用基于FPGA的硬件電路的方式實現(xiàn)。實驗結(jié)果表明，在保證系統(tǒng)誤識率較低、可靠性高的基礎(chǔ)上，大大提高了系統(tǒng)的執(zhí)行速度； 3、改變了傳統(tǒng)的單枚指紋識別方法，提出采用多枚指紋唯一標(biāo)識身份，大大降低了識別系統(tǒng)的誤識率； 4、改進了傳統(tǒng)的基于三角形匹配中獲取基準(zhǔn)點的方法，同時結(jié)合可變界限盒思想進行指紋特征匹配。 5、結(jié)合COM+技術(shù)、數(shù)據(jù)庫技術(shù)和網(wǎng)絡(luò)技術(shù)，開發(fā)了后臺指紋特征匹配服務(wù)系統(tǒng)，實現(xiàn)了嵌入式指紋識別系統(tǒng)同數(shù)據(jù)庫的實時信息交換。 實驗結(jié)果表明，本文所提出的系統(tǒng)構(gòu)架方案有效可行，基于FPGA的自動指紋識別系統(tǒng)在速度、功耗、擴展性等方面具有獨特的優(yōu)勢，擁有廣闊的發(fā)展前景。
上傳時間： 2013-08-04
上傳用戶：laozhanshi111
隨著移動終端、多媒體、通信、圖像掃描技術(shù)的發(fā)展，圖像應(yīng)用日益廣泛，壓縮編碼技術(shù)對圖像處理中大量數(shù)據(jù)的存儲和傳輸至關(guān)重要。同時， FPGA單片規(guī)模的不斷擴大，在FPGA芯片內(nèi)實現(xiàn)復(fù)雜的數(shù)字信號處理系統(tǒng)也成為現(xiàn)實，因此采用FPGA實現(xiàn)圖像壓縮已成為一種必然趨勢。JPEG靜態(tài)圖像壓縮標(biāo)準(zhǔn)應(yīng)用非常廣泛，是圖像壓縮中主要的標(biāo)準(zhǔn)之一。研究JPEG圖像壓縮在FPGA上的實現(xiàn)，具有廣闊的應(yīng)用背景。 論文從實際工程應(yīng)用出發(fā)，通過設(shè)計圖像壓縮的IP核，完成JPEG壓縮算法在FPGA上的實現(xiàn)。首先闡述JPEG基本模式的壓縮編碼的標(biāo)準(zhǔn)，然后在設(shè)計規(guī)劃過程中，采用SOC的設(shè)計思想，給出整個系統(tǒng)的內(nèi)部結(jié)構(gòu)、層次劃分，對各個模塊的HDL實現(xiàn)進行詳細(xì)的描述，最后完成整體驗證。方案采用了IP核復(fù)用的設(shè)計技術(shù)，基于Xilinx公司本身的IP核，進行了再次開發(fā)。在研究JPEG標(biāo)準(zhǔn)的核心算法DCT的基礎(chǔ)上，加以改進，設(shè)計了適合器件結(jié)構(gòu)的基于DA算法的DCT變換的IP核。通過結(jié)構(gòu)和算法的優(yōu)化，提高了速度，減少占用過多的片內(nèi)資源。 設(shè)計基于Xilinx的Virtex- II系列的FPGA的硬件平臺,在ISE7.1中編譯綜合，最后通過Modelsim仿真驗證。分辨率為352×288大小的源圖像，在不同的壓縮等級設(shè)置下，均測試通過。仿真驗證的結(jié)果表明：基于FPGA的JPEG壓縮編碼占用較少的硬件資源，可在較高的工作頻率下運行，設(shè)計在速度和資源利用率方面達(dá)到了較優(yōu)的狀態(tài)，能夠滿足一般圖像壓縮的要求。 整個設(shè)計可以作為單獨的JPEG編碼芯片也可以作為IP核添加到其他系統(tǒng)中去，具有一定的使用價值。
上傳時間： 2013-04-24
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隨著信息技術(shù)和計算機技術(shù)的飛速發(fā)展，數(shù)字信號處理已經(jīng)逐漸發(fā)展成一門關(guān)鍵的技術(shù)科學(xué)。圖像處理作為一種重要的現(xiàn)代技術(shù)，己經(jīng)在通信、航空航天、遙感遙測、生物醫(yī)學(xué)、軍事、信息安全等領(lǐng)域得到廣泛的應(yīng)用。圖像處理特別是高分辨率圖像實時處理的實現(xiàn)技術(shù)對相關(guān)領(lǐng)域的發(fā)展具有深遠(yuǎn)意義。另外，現(xiàn)場可編程門陣列FPGA和高效率硬件描述語言Verilog HDL的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進程，為圖像壓縮系統(tǒng)的實現(xiàn)提供了硬件支持和軟件保障。 本文主要包括以下幾個方面的內(nèi)容： (1)結(jié)合某工程的具體需求，設(shè)計了一種基于FPGA的圖像壓縮系統(tǒng)，核心硬件選用XILINX公司的Virtex-Ⅱ Pro系列FPGA芯片，存儲器件選用MICRON公司的MT48LC4M16A2SDRAM，圖像壓縮的核心算法選用近無損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語言實現(xiàn)了JPEG-LS標(biāo)準(zhǔn)中的基本算法，為課題組成員進行算法改進提供了有力支持。 (3)用Verilog硬件描述語言設(shè)計并實現(xiàn)了SDRAM控制器模塊，使核心壓縮模塊能夠方便靈活地訪問片外存儲器。 (4)構(gòu)建了圖像壓縮系統(tǒng)的測試平臺，對實現(xiàn)的SDRAM控制器模塊和JPEG-LS基本算法模塊進行了軟件仿真測試和硬件測試，驗證了其功能的正確性。
標(biāo)簽： FPGA 圖像壓縮系統(tǒng)
上傳時間： 2013-04-24
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本課題完成了基于FPGA的數(shù)據(jù)采集器以及IIC總線的模數(shù)轉(zhuǎn)換器部分、通訊部分的電路設(shè)計。其中FPGA采用Xilinx公司Spartan-Ⅱ系列的XC2S100芯片，在芯片中嵌入32位軟處理器MicroBlaze;ⅡC總線的模數(shù)轉(zhuǎn)換采用Microchip公司的MCP3221芯片，通訊部分則在FPGA片內(nèi)用VHDL語言實現(xiàn)。通過上述設(shè)計實現(xiàn)了“準(zhǔn)單片化”的模擬量和數(shù)字量的數(shù)據(jù)采集和處理。 所設(shè)計的數(shù)據(jù)采集器可以和結(jié)構(gòu)類似的上位機通訊，本課題完成了在上位機中用VHDL語言實現(xiàn)的通信電路模塊。通過上述兩部分工作，將微處理器、數(shù)據(jù)存儲器、程序存儲器等數(shù)字邏輯電路均集成在同一個FPGA內(nèi)部，形成一個可編程的片上系統(tǒng)。FPGA片外僅為模擬器件和開關(guān)量驅(qū)動芯片。FPGA內(nèi)部的硬件電路采用VHDL語言編寫；MCU軟核工作所需要的程序采用C語言編寫。多臺數(shù)據(jù)采集器與服務(wù)器構(gòu)成數(shù)據(jù)采集系統(tǒng)。服務(wù)器端軟件用VB開發(fā)，既可以將實時采集的數(shù)據(jù)以數(shù)字方式顯示，也可以用更加直觀的曲線方式顯示。 由于數(shù)據(jù)采集器是所有自控類系統(tǒng)所必需的電路模塊，所以一個通用的片上系統(tǒng)設(shè)計可以解決各類系統(tǒng)的應(yīng)用問題，達(dá)到“設(shè)計復(fù)用”(DesignReuse)的目的。采用基于FPGA的SOPC設(shè)計的更加突出的優(yōu)點是不必更換芯片就可以實現(xiàn)設(shè)計的改進和升級，同時也可以降低成本和提高可靠性。
標(biāo)簽： FPGA SOPC 數(shù)據(jù)采集系統(tǒng)
上傳時間： 2013-07-12
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