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基于IEEE 1394總線的高速相機數(shù)據(jù)傳輸方案設(shè)計

NiosⅡ和USB接口的高速數(shù)據(jù)采集卡設(shè)計

基于fpga的高速數(shù)據(jù)采集卡設(shè)計制作

標(biāo)簽： Nios USB 接口高速數(shù)據(jù)

上傳時間： 2013-10-20

上傳用戶：suicone
基于NiosII軟核處理器的步進電機接口設(shè)計

NiosII軟核處理器是Altera公司開發(fā)，基于FPGA操作平臺使用的一款高速處理器，為了適應(yīng)高速運動圖像采集，提出了一種基于NiosII軟核處理的步進電機接口設(shè)計，使用verilog HDL語言完成該接口設(shè)計，最后通過QuartusII軟件，給出了實驗仿真結(jié)果。

標(biāo)簽： NiosII 軟核處理器步進電機接口設(shè)計

上傳時間： 2015-01-02

上傳用戶：妄想演繹師
基于FPGA的高速電路設(shè)計與仿真

現(xiàn)代數(shù)字信號處理從視頻擴展到了中頻甚至射頻,針對要求信號處理的處理速度越來越高、傳輸速率越來越快等特點,給出了一款使用高性能FPGA、DAC以及經(jīng)先進的PCB設(shè)計工具設(shè)計、仿真的高速信號處理模塊,實現(xiàn)了對高速信號的實時接收和處理。關(guān)鍵詞:數(shù)字信號處理; 高速電路; FPGA;設(shè)計與仿真

標(biāo)簽： FPGA 高速電路仿真

上傳時間： 2013-10-09

上傳用戶：baiom
基于USB2.0與LabVIEW的高速數(shù)據(jù)采集系統(tǒng)設(shè)計

計算機對信號進行分析和處理依賴于數(shù)據(jù)的采集，而現(xiàn)有的數(shù)據(jù)采集卡成本高，接口復(fù)雜，不易擴展。采用USB控制器和FPGA為核心設(shè)計系統(tǒng)的硬件平臺，再結(jié)合LabVIEW設(shè)計用戶應(yīng)用程序、NI-VISA開發(fā)USB驅(qū)動程序，最終實現(xiàn)高速數(shù)據(jù)采集系統(tǒng)的設(shè)計。實驗結(jié)果表明，系統(tǒng)集成度高，結(jié)構(gòu)靈活便于擴展，達到了30Mbit/s的可靠數(shù)據(jù)傳輸速度。

標(biāo)簽： LabVIEW USB 2.0 高速數(shù)據(jù)

上傳時間： 2013-10-23

上傳用戶：jixingjie
JPEG2000中二維小波變換的高速VLSI設(shè)計與實現(xiàn)

提出了一種基于9/7小波的二維小波變換器的硬件設(shè)計方案.通過優(yōu)化算法以及采用行列變換并行處理的方式,提高了變換器的數(shù)據(jù)吞吐量.該方案采用了流水線技術(shù),較大地提高了硬件效率.綜合結(jié)果表明,該方案的系統(tǒng)時鐘可達到110 MHz,且具有高速、高吞吐量、片內(nèi)存儲器小等優(yōu)點.

標(biāo)簽： JPEG 2000 VLSI 二維小波變換

上傳時間： 2015-01-03

上傳用戶：yangbo69
經(jīng)網(wǎng)絡(luò)提出了一種基于蟻群聚類算法的徑向基神經(jīng)網(wǎng)絡(luò). 利用蟻群算法的并行尋優(yōu)特征和揮發(fā)系數(shù)方法的自適應(yīng)更改信息量的能力,并以球面聚類的方式確定了徑向基神經(jīng)網(wǎng)絡(luò)中基函數(shù)的位置, 同時通過比較隱層神經(jīng)元的相

經(jīng)網(wǎng)絡(luò)提出了一種基于蟻群聚類算法的徑向基神經(jīng)網(wǎng)絡(luò). 利用蟻群算法的并行尋優(yōu)特征和揮發(fā)系數(shù)方法的自適應(yīng)更改信息量的能力,并以球面聚類的方式確定了徑向基神經(jīng)網(wǎng)絡(luò)中基函數(shù)的位置, 同時通過比較隱層神經(jīng)元的相似性、合并相似性較為接近的2 個神經(jīng)元來約簡隱含層的神經(jīng)元,以達到簡化徑向

標(biāo)簽： 徑向神經(jīng)網(wǎng)絡(luò) 網(wǎng)絡(luò) 算法

上傳時間： 2014-01-16

上傳用戶：saharawalker
從 IEEE 1394總線接收傳輸流

從 IEEE 1394總線接收傳輸流，它能夠解碼包含一個視頻和一個音頻的傳輸流，并在終端顯示

標(biāo)簽： IEEE 1394 總線傳輸流

上傳時間： 2015-10-24

上傳用戶：1051290259
針對多DSP 共享總線的通用信號處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計, 分析了通用WDM總線驅(qū)動程序的開發(fā)。采用Verilog HDL 用CPLD 設(shè)計控制時序?qū)崿F(xiàn)了DS

針對多DSP 共享總線的通用信號處理板卡, 介紹了基于PCI9054 和CPCI 總線的接口設(shè)計, 分析了通用WDM總線驅(qū)動程序的開發(fā)。采用Verilog HDL 用CPLD 設(shè)計控制時序?qū)崿F(xiàn)了DSP 和 CPCI 總線橋接器PCI9054 之間的普通傳輸和高速DMA 傳輸。驅(qū)動程序采用DriverWorks 和Windows 驅(qū)動開發(fā)包DDK 進行開發(fā), 具有很好的通用性和可移植性。

標(biāo)簽： Verilog 9054 CPCI CPLD

上傳時間： 2013-12-24

上傳用戶：tedo811
（1）變換模塊本模塊包含兩部分內(nèi)容：利用反變換規(guī)則將坐標(biāo)系下的兩相電流轉(zhuǎn)換成三相電流；利用間接矢量控制

（1）變換模塊本模塊包含兩部分內(nèi)容：利用反變換規(guī)則將坐標(biāo)系下的兩相電流轉(zhuǎn)換成三相電流；利用間接矢量控制，得到轉(zhuǎn)子角位移，公式如下（2）電流滯環(huán)控制器(Hysteresis current controller)模塊（3）電壓源型逆變器(Voltage sourse inverter,VSI)模塊（4）變換模塊（5）感應(yīng)電機(IM)模塊該感應(yīng)電機模型是基于交流電機的電路方程、轉(zhuǎn)矩方程以及運動方程建立起來的。該仿真模塊為一個三輸入、六輸出的系統(tǒng)子模塊。輸入為坐標(biāo)系中定子電壓，輸出則是坐標(biāo)系中的轉(zhuǎn)子電流和轉(zhuǎn)子磁鏈，以及輸出的轉(zhuǎn)矩。（6）電流反饋模塊（7）速度控制器模塊

標(biāo)簽： 變換模塊分三相電流變換

上傳時間： 2014-03-10

上傳用戶：yy541071797
基于雙嚴格對角占優(yōu)的概念

基于雙嚴格對角占優(yōu)的概念，針對線性方程組在求解時常用的JOR迭代方法，給出了JOR迭代矩陣譜半徑新的上界及迭代法的收斂性準(zhǔn)則，不僅適用于嚴格對角占優(yōu)矩陣，還適用于雙嚴格對角占優(yōu)矩陣類，對相應(yīng)迭代陣譜半徑的估計更精確且擴大了JOR方法收斂參數(shù)的選取范圍，并用數(shù)值例子說明了所給結(jié)果的優(yōu)越性。

標(biāo)簽： 對角

上傳時間： 2014-07-19

上傳用戶：lnnn30