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壓頻轉(zhuǎn)(zhuǎn)換器

二維8×8DCT轉(zhuǎn)換的C程式,希望對(duì)大家有所幫助

二維8×8DCT轉(zhuǎn)換的C程式,希望對(duì)大家有所幫助

標(biāo)簽： 8DCT 程式家

上傳時(shí)間： 2015-09-05

上傳用戶(hù)：lili123
c/c++ 寫(xiě)的羅馬數(shù)字與拉丁數(shù)字轉(zhuǎn)換的小程式和源碼

c/c++ 寫(xiě)的羅馬數(shù)字與拉丁數(shù)字轉(zhuǎn)換的小程式和源碼

標(biāo)簽： 程式

上傳時(shí)間： 2013-12-22

上傳用戶(hù)：dongbaobao
任意N進(jìn)制分頻器的標(biāo)準(zhǔn)VHDL代碼（原創(chuàng)）

任意N進(jìn)制分頻器的標(biāo)準(zhǔn)VHDL代碼（原創(chuàng)）

標(biāo)簽： VHDL N進(jìn)制分頻器代碼

上傳時(shí)間： 2013-12-25

上傳用戶(hù)：洛木卓
本設(shè)計(jì)以AT89C52為核心,充分利用AT89C52的三個(gè)定時(shí)/計(jì)時(shí)器,采用測(cè)量N個(gè)周期信號(hào)波形的算法.實(shí)現(xiàn)了頻率,周期高精度的測(cè)量.

本設(shè)計(jì)以AT89C52為核心,充分利用AT89C52的三個(gè)定時(shí)/計(jì)時(shí)器,采用測(cè)量N個(gè)周期信號(hào)波形的算法.實(shí)現(xiàn)了頻率,周期高精度的測(cè)量.

標(biāo)簽： 89C C52 AT 89

上傳時(shí)間： 2015-09-24

上傳用戶(hù)：上善若水
基于決策樹(shù)的n則交叉驗(yàn)證分類(lèi)器（決策樹(shù)程序直接調(diào)用matlab中的） crossvalidate.m N則交叉驗(yàn)證程序

基于決策樹(shù)的n則交叉驗(yàn)證分類(lèi)器（決策樹(shù)程序直接調(diào)用matlab中的） crossvalidate.m N則交叉驗(yàn)證程序，N可選 NDT.mat 含9個(gè)國(guó)際公認(rèn)標(biāo)準(zhǔn)數(shù)據(jù)集，已做過(guò)標(biāo)么處理，可直接使用專(zhuān)業(yè)

標(biāo)簽： crossvalidate matlab 決策樹(shù) 交叉驗(yàn)證

上傳時(shí)間： 2013-12-29

上傳用戶(hù)：784533221
以wxWidget撰寫(xiě)的簡(jiǎn)繁體中文轉(zhuǎn)換程式已在Linux上編譯過(guò)

以wxWidget撰寫(xiě)的簡(jiǎn)繁體中文轉(zhuǎn)換程式已在Linux上編譯過(guò)

標(biāo)簽： wxWidget Linux 程式

上傳時(shí)間： 2014-05-28

上傳用戶(hù)：sunjet
陽(yáng)曆與陰曆換算很好用的陰曆與陰曆互相轉(zhuǎn)換的Pascal程式庫(kù)

陽(yáng)曆與陰曆換算很好用的陰曆與陰曆互相轉(zhuǎn)換的Pascal程式庫(kù)

標(biāo)簽： Pascal 程式

上傳時(shí)間： 2013-12-24

上傳用戶(hù)：hfmm633
sin產(chǎn)生器

sin產(chǎn)生器，可以於VHDL產(chǎn)生sin之?dāng)?shù)值波形，進(jìn)而輸出至dac做轉(zhuǎn)換

標(biāo)簽： sin

上傳時(shí)間： 2013-12-25

上傳用戶(hù)：小儒尼尼奧
將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式

將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式

標(biāo)簽： Verilog VHDL 程式

上傳時(shí)間： 2016-01-18

上傳用戶(hù)：wkchong
DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K

DPLL由鑒相器模K加減計(jì)數(shù)器脈沖加減電路同步建立偵察電路模N分頻器構(gòu)成. 整個(gè)系統(tǒng)的中心頻率(即signal_in和signal_out的碼速率的2倍) 為clk/8/N. 模K加減計(jì)數(shù)器的K值決定DPLL的精度和同步建立時(shí)間,K越大,則同步建立時(shí)間長(zhǎng),同步精度高.反之則短,低.

標(biāo)簽： signal_out signal_in DPLL 模

上傳時(shí)間： 2013-12-26

上傳用戶(hù)：希醬大魔王

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