工業(yè)領(lǐng)域中需要大量的AC/DC整流電源。隨著現(xiàn)代電力電子技術(shù)的不斷發(fā)展，人們曰益意識到低功率因數(shù)整流系統(tǒng)造成了諧波污染和電網(wǎng)公害。因此消除電網(wǎng)諧波污染，提高功率因數(shù)，成為整流系統(tǒng)的發(fā)展趨勢。由于中大功率的電力電子設(shè)備在電網(wǎng)中占很大的比重，因此高功率因數(shù)的三相整流器的研究已成為當(dāng)今國內(nèi)外研究的一大熱點(diǎn)。 隨著數(shù)字控制技術(shù)的不斷發(fā)展，越來越多的控制策略通過數(shù)字信號處理器(DSP)得以實(shí)現(xiàn)。數(shù)字控制的特有優(yōu)點(diǎn)：簡化硬件電路，克服了模擬電路中參數(shù)溫度漂移的問題，控制靈活且易實(shí)現(xiàn)先進(jìn)控制等，使得所設(shè)計的電源產(chǎn)品不僅性能可靠，且易于大批量生產(chǎn)，從而降低了開發(fā)周期。因此，數(shù)字化控制電源已成為當(dāng)今于開關(guān)電源產(chǎn)品設(shè)計的潮流。 本文首先給出了幾種常見的三相功率因數(shù)校正方案，并對其進(jìn)行了比較和分析，在前面的基礎(chǔ)上提出了：三相三開關(guān)三電平拓?fù)浣Y(jié)構(gòu)和雙閉環(huán)控制的策略結(jié)合的三相PFC系統(tǒng)。緊接著介紹了DSP芯片的特點(diǎn)及其在電力電子裝置中的應(yīng)用，首先介紹目前DSP芯片的發(fā)展，通過比較選定了TI公司的TMSLF2407芯片作為本文的處理芯片，而后基于對TMSLF2407芯片的內(nèi)部資源和該芯片數(shù)字式PWM信號產(chǎn)生的原基于DSP的三相有源功率因數(shù)校正研究與設(shè)計理的分析，提出了三相PFC的數(shù)字化解決方案。在第四章中介紹了基于DSP數(shù)字控制的PFC的總體設(shè)計方案，電路所采用的是基于平均電流方案的雙閉環(huán)控制策略。內(nèi)環(huán)通過瞬時值控制獲得快速的動態(tài)性能，保證輸出畸變率較低，外環(huán)使用輸出電壓的瞬時值控制，具有較高的輸出精度。本文最后應(yīng)用仿真軟件MATLAB中的SIMULINK對系統(tǒng)進(jìn)行仿真，驗(yàn)證控制策略的可行性，并有助于系統(tǒng)主電路和控制電路的設(shè)計。對于三相變換器這種復(fù)雜的非線性系統(tǒng)，需要模擬、數(shù)字信號混合仿真，仿真比較難以實(shí)現(xiàn)。一是因?yàn)槟Ｐ碗y以建立二是即使建立起一個模型，由于電路復(fù)雜，仿真軟件也未必能保證其收斂性。所以經(jīng)過簡化，利用MATLAB中的SIMULINK構(gòu)建了變換器的電壓模型，用于驗(yàn)證設(shè)計方法和設(shè)計參數(shù)的正確性。
標(biāo)簽： DSP 三相 有源功率因數(shù)校正
上傳時間： 2013-05-31
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十多年來，隨著信息技術(shù)、電子技術(shù)和通訊技術(shù)的發(fā)展，嵌入式系統(tǒng)已經(jīng)獲得了空前的應(yīng)用和發(fā)展。隨著嵌入式應(yīng)用系統(tǒng)功能復(fù)雜度的提高、對軟件產(chǎn)品的非功能約束的特別關(guān)注以及由于市場的激烈競爭導(dǎo)致嵌入式軟件推出周期的縮短，都使得嵌入式軟件開發(fā)人員面臨著嚴(yán)峻的危機(jī)和挑戰(zhàn)。傳統(tǒng)的結(jié)構(gòu)化開發(fā)方法已經(jīng)顯得力不從心，于是嵌入式軟件開發(fā)人員在軟件開發(fā)中引入了目前較為流行的“面向?qū)ο蠓椒?OO)”，．但是目前對該方法的應(yīng)用還只是停留在傳統(tǒng)的以編程為中心的嵌入式軟件開發(fā)方法上，不能很好地保證軟件復(fù)用和代碼的重用，因此難以滿足市場對嵌入式軟件開發(fā)效率和開發(fā)質(zhì)量的要求。 本課題的研究內(nèi)容是應(yīng)用面向?qū)ο蠓椒ǖ目蚣芗夹g(shù)，對嵌入式系統(tǒng)領(lǐng)域的專有結(jié)構(gòu)組件進(jìn)行封裝，創(chuàng)新性地提出了面向嵌入式系統(tǒng)領(lǐng)域的通用實(shí)時框架ARTIC(Abstract real-time contrO1)。ARTIC框架除了具有框架的共有優(yōu)點(diǎn)一最大限度實(shí)現(xiàn)軟件重用外，最突出的是具備以下兩個特點(diǎn)： 1、功能和非功能的分離 在應(yīng)用面向?qū)ο蟮募夹g(shù)時，傳統(tǒng)的嵌入式軟件開發(fā)方法關(guān)注的重點(diǎn)是軟件結(jié)構(gòu)和功能分解，、忽略了嵌入式環(huán)境下特殊的非功能性要求。為了在實(shí)現(xiàn)系統(tǒng)功能需求的同時，保證軟件系統(tǒng)的非功能性需求的實(shí)現(xiàn)，ARTIC框架引入了面向方面的思想，、把系統(tǒng)的非功能性需求從功能模塊中分離出來，為它們單獨(dú)設(shè)計組件。開發(fā)人員在應(yīng)用該框架進(jìn)行嵌入式軟件設(shè)計時，只需要關(guān)注功能需求的實(shí)現(xiàn)，對于實(shí)時性、調(diào)度等非功能需求的實(shí)現(xiàn)可以通過調(diào)用ARTIC提供的時間管理模型和任務(wù)調(diào)度模型直接實(shí)現(xiàn)。 2、基于狀態(tài)機(jī)的主動對象設(shè)計模式 根據(jù)嵌入式系統(tǒng)通常由多個控制線程組成的特點(diǎn)，應(yīng)用基于狀態(tài)機(jī)的主動對象設(shè)計模式，把嵌入式軟件系統(tǒng)構(gòu)建成多個主動對象的緝合。相對于傳統(tǒng)的面向?qū)ο蠓椒ǎ疚奶岢龅闹鲃訉ο蟮淖畲筇攸c(diǎn)在于：它提供對事件隊(duì)列、控制線程和表示主動對象動態(tài)行為狀態(tài)機(jī)等的封裝，并且該模式可以直接支持嵌入式系統(tǒng)的并行性。 ARTIC框架的應(yīng)用能夠幫助嵌入式軟件的開發(fā)人員快速地開發(fā)出高質(zhì)量的嵌入式軟件，除此之外，因?yàn)樗艘粋€微小的實(shí)時操作系統(tǒng)(RTOS) 報包裝，在某些場合可以作為一個簡易的RTOS使用。為了驗(yàn)證ARTIC的性能，本文將該框架應(yīng)用于硬幣搬送實(shí)時控制系統(tǒng)的開發(fā)設(shè)計，從該系統(tǒng)的應(yīng)用中充分體現(xiàn)了ARTIC框架的優(yōu)點(diǎn)。
標(biāo)簽： 嵌入式系統(tǒng) 軟件開發(fā)
上傳時間： 2013-06-21
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無線傳感器網(wǎng)絡(luò)（Wireless Sensor Networks，WSN）是由大量傳感器節(jié)點(diǎn)組成，這些節(jié)點(diǎn)部署在監(jiān)測區(qū)域內(nèi)通過無線通信方式，形成的一個多跳自組織的網(wǎng)絡(luò)。整個網(wǎng)絡(luò)的作用是協(xié)作地感知、采集和處理網(wǎng)絡(luò)覆蓋區(qū)域中監(jiān)測對象的信息，并發(fā)送給觀察者，可廣泛應(yīng)用于環(huán)境監(jiān)測、醫(yī)療護(hù)理、軍事、商業(yè)等多個領(lǐng)域。 媒體訪問控制（Medium Access Control，MAC）協(xié)議處于無線傳感器網(wǎng)絡(luò)協(xié)議的物理層和路由層之間，用于在傳感器節(jié)點(diǎn)間公平有效地共享通信媒介，對傳感器網(wǎng)絡(luò)的性能有較大影響。與傳統(tǒng)無線網(wǎng)絡(luò)不同，提高能量效率和可擴(kuò)展性是無線傳感器網(wǎng)絡(luò)MAC協(xié)議設(shè)計的主要目標(biāo)。 本文主要闡述基于FPGA對IEEE802．15．4 MAC層功能的實(shí)現(xiàn)。首先介紹了無線傳感器網(wǎng)絡(luò)的體系結(jié)構(gòu)、MAC協(xié)議的設(shè)計要求以及已有的MAC層協(xié)議，討論了無線傳感器網(wǎng)絡(luò)MAC層的主要要求和功能。然后詳細(xì)介紹和分析了IEEE802．15．4的MAC協(xié)議，并在此基礎(chǔ)上，通過NS2平臺對MAC層協(xié)議進(jìn)行了仿真，研究不同網(wǎng)絡(luò)負(fù)荷下信道訪問機(jī)制的各個參數(shù)對吞吐量，丟包率，傳輸延時的影響，分析了隱蔽站問題、確認(rèn)幀機(jī)制。 本文對MAC層中的主要功能，諸如數(shù)據(jù)收發(fā)、幀處理、信道接入方式以及幀檢驗(yàn)等提出了基于FPGA的硬件解決方法。設(shè)計選用硬件描述語言VerilogHDL，在QuartusⅡ中完成模塊的綜合和布局布線，在QuartusⅡ和Modelsim中進(jìn)行時序仿真驗(yàn)證，最終下載到自主設(shè)計Altera公司的Cyclone開發(fā)板中。 對設(shè)計的驗(yàn)證采取的是由里及外的方式，先對系統(tǒng)主模塊的功能進(jìn)行驗(yàn)證，然后下載到與CC2430開發(fā)板相連接的FPGA中對設(shè)計進(jìn)行驗(yàn)證測試。驗(yàn)證流程是功能仿真、時序仿真和板級調(diào)試，最終通過測試，驗(yàn)證了該設(shè)計的功能。測試結(jié)果表明，該模塊能滿足無線傳感器網(wǎng)絡(luò)低速率應(yīng)用環(huán)境的需要，具有優(yōu)良的擴(kuò)展性能，達(dá)到了預(yù)期的設(shè)計目標(biāo)。
標(biāo)簽： FPGA MAC 無線傳感器網(wǎng)絡(luò)
上傳時間： 2013-06-14
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FPGA作為新一代集成電路的出現(xiàn)，引起了數(shù)字電路設(shè)計的巨大變革。隨著FPGA工藝的不斷更新與改善，越來越多的用戶與設(shè)計公司開始使用FPGA進(jìn)行系統(tǒng)開發(fā)，因此，PFAG的市場需求也越來越高，從而使得FPGA的集成電路板的工藝發(fā)展也越來越先進(jìn)，在如此良性循環(huán)下，不久的將來，F(xiàn)PGA可以主領(lǐng)集成電路設(shè)計領(lǐng)域。正是由于FPGA有著如此巨大的發(fā)展前景與市場吸引力，因此，本文采用FPGA作為電路設(shè)計的首選。 @@ 隨著FPGA的開發(fā)技術(shù)日趨簡單化、軟件化，從面向硬件語言的VHDL、VerilogHDL設(shè)計語言，到現(xiàn)在面向?qū)ο蟮腟ystem Verilog、SystemC設(shè)計語言，硬件設(shè)計語言開始向高級語言發(fā)展。作為一個軟件設(shè)計人員，會很容易接受面向?qū)ο蟮恼Z言。現(xiàn)在軟件的設(shè)計中，算法處理的瓶頸就是速度的問題，如果采用專用的硬件電路，可以解決這個問題，本文在第一章第二節(jié)詳細(xì)介紹了軟硬結(jié)合的開發(fā)優(yōu)勢。另外，在第一章中還介紹了知識產(chǎn)權(quán)核心（IP Core）的發(fā)展與前景，特別是IP Core中軟核的設(shè)計與開發(fā)，許多FGPA的開發(fā)公司開始爭奪軟核的開發(fā)市場。 @@ 數(shù)字電路設(shè)計中最長遇到的就是通信的問題，而每一種通信方式都有自己的協(xié)議規(guī)范。在CPU的設(shè)計中，由于需要高速的處理速度，因此其內(nèi)部都是用并行總線進(jìn)行通信，但是由于集成電路資源的問題，不可能所有的外部設(shè)備都要用并行總線進(jìn)行通信，因此其外部通信就需要進(jìn)行串行傳輸。又因?yàn)樾枰B接的外部設(shè)備的不同，因此就需要使用不同的串行通信接口。本文主要介紹了小型CPU中常用的三種通信協(xié)議，那就是SPI、I2C、UART。除了分別論述了各自的通信原理外，本文還特別介紹了一個小型CPU的內(nèi)部構(gòu)造，以及這三個通信協(xié)議在CPU中所處的位置。 @@ 在硬件的設(shè)計開發(fā)中，由于集成電路本身的特殊性，其開發(fā)流程也相對的復(fù)雜。本文由于篇幅的問題，只對總的開發(fā)流程作了簡要的介紹，并且將其中最復(fù)雜但是又很重要的靜態(tài)時序分析進(jìn)行了詳細(xì)的論述。在通信協(xié)議的開發(fā)中，需要注意接口的設(shè)計、時序的分析、驗(yàn)證環(huán)境的搭建等，因此，本文以SPI數(shù)據(jù)通信協(xié)議的設(shè)計作為一個開發(fā)范例，從協(xié)議功能的研究到最后的驗(yàn)證測試，將FPGA 的開發(fā)流程與關(guān)鍵技術(shù)等以實(shí)例的方式進(jìn)行了詳細(xì)的論述。在SPI通信協(xié)議的開發(fā)中，不僅對協(xié)議進(jìn)行了詳細(xì)的功能分析，而且對架構(gòu)中的每個模塊的設(shè)計都進(jìn)行了詳細(xì)的論述。@@關(guān)鍵詞：FPGA；SPI；I2C；UART；靜態(tài)時序分析；驗(yàn)證環(huán)境
上傳時間： 2013-04-24
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DDR2 SDRAM是目前內(nèi)存市場上的主流內(nèi)存。除了通用計算機(jī)系統(tǒng)外，大量的嵌入式系統(tǒng)也紛紛采用DDR2內(nèi)存，越來越多的SoC系統(tǒng)芯片中會集成有DDR2接口模塊。因此，設(shè)計一款匹配DDR2的內(nèi)存控制器將會具有良好的應(yīng)用前景。 論文在研究了DDR2的JEDEC標(biāo)準(zhǔn)的基礎(chǔ)上，設(shè)計出DDR2控制器的整體架構(gòu)，采用自項(xiàng)向下的設(shè)計方法和模塊化的思想，將DDR2控制器劃分為若干模塊，并使用Verilog HDL語言完成DDR2控制器IP軟核中初始化模塊、配置模塊、執(zhí)行模塊和數(shù)據(jù)通道模塊的RTL級設(shè)計。根據(jù)在設(shè)計中遇到的問題，對DDR2控制器的整體架構(gòu)進(jìn)行改進(jìn)與完善。在分析了Altera數(shù)字PHY的基本性能的基礎(chǔ)上，設(shè)計DDR2控制器與數(shù)字PHY的接口模塊。搭建DDR2控制器IP軟核的仿真驗(yàn)證平臺，針對設(shè)計的具體功能進(jìn)行仿真驗(yàn)證，并實(shí)現(xiàn)在Altera Stratix II GX90開發(fā)板上對DDR2存儲芯片基本讀/寫操作控制的FPGA功能演示。 論文設(shè)計的DDR2控制器的主要特點(diǎn)是： 1.支持?jǐn)?shù)字PHY電路，不需要實(shí)際的硬件電路就完成DDR2控制器與DDR2存儲芯片之間的物理層接口，節(jié)約了設(shè)計成本，縮小了硬件電路的體積。 2.將配置口從初始化模塊中分離出來，簡化了具體操作。 3.支持多個DDR2存儲芯片，使得DDR2控制器的應(yīng)用范圍更為廣闊。 4.支持DDR2的三項(xiàng)新技術(shù)，充分發(fā)揮DDR2內(nèi)存的特性。 5.自動DDR2刷新控制，方便用戶對DDR2內(nèi)存的控制。
上傳時間： 2013-06-10
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數(shù)字信號發(fā)生器是數(shù)字信號處理中不可缺少的調(diào)試設(shè)備。在某工程項(xiàng)目中，為了提供特殊信號，比如雷達(dá)信號，就需要設(shè)計專用的數(shù)字信號發(fā)生器，用以達(dá)到發(fā)送雷達(dá)信號的要求。在本文中提出了使用PCI接口的專用數(shù)字信號發(fā)生器方案。 該方案的目標(biāo)是能夠采錄雷達(dá)信號，把信號發(fā)送到主機(jī)作為信號文件存儲起來，然后對這個信號文件進(jìn)行航跡分離，得到需要的航跡信號文件。同時，信號發(fā)生器具有發(fā)送信號的功能，可以把不同形式的信號文件發(fā)送到檢測端口，用于設(shè)備調(diào)試。 在本文中系統(tǒng)設(shè)計主要分為硬件和軟件兩個方面來介紹： 硬件部分采用了FPGA邏輯設(shè)計加上外圍電路來實(shí)現(xiàn)的。在硬件設(shè)計中，最主要的是FPGA邏輯設(shè)計，包括9路主從SPI接口信號的邏輯控制，片外SDRAM的邏輯控制，PCI9054的邏輯控制，以及這些邏輯模塊間信號的同步、發(fā)送和接收。在這個過程中信號的方向是雙向的，所選用的芯片都具有雙向數(shù)據(jù)的功能。 在本文中軟件部分包括驅(qū)動軟件和應(yīng)用軟件。驅(qū)動軟件采用PLXSDK驅(qū)動開發(fā)，通過控制PCI總線完成數(shù)據(jù)的采錄和發(fā)送。應(yīng)用軟件中包括數(shù)據(jù)提取和數(shù)據(jù)發(fā)送，采用卡爾曼濾波器等方法。 通過實(shí)驗(yàn)證明該方案完全滿足數(shù)據(jù)傳輸?shù)囊螅_(dá)到SPI傳輸?shù)乃俣纫螅軌蛲瓿珊桔E提取，以及數(shù)據(jù)傳輸。
標(biāo)簽： FPGA 數(shù)字信號發(fā)生器
上傳時間： 2013-07-14
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隨著Internet的不斷發(fā)展，人們希望日常生活中所用到的嵌入式設(shè)備都能夠很方便地實(shí)現(xiàn)Intemet接入，這對嵌入式系統(tǒng)設(shè)計提出了新的挑戰(zhàn)，要求低成本、多功能、高性能。這些是目前嵌入式系統(tǒng)設(shè)計的熱點(diǎn)。 可編程邏輯器件FPGA在過去的幾十年中取得了飛速發(fā)展，從最初的幾千門到現(xiàn)在的幾百萬門，可靠性與集成度不斷提高，而功耗和成本卻在不斷降低，具有很高的性價比。再加上開發(fā)周期短、對開發(fā)人員的要求相對較低的優(yōu)點(diǎn)，因此被大量應(yīng)用于嵌入式系統(tǒng)設(shè)計中。 本文是基于FPGA高性價比、可靈活配置的特點(diǎn)，也是當(dāng)前流行的“微控制器+FPGA”的嵌入式系統(tǒng)設(shè)計方式，所以我們提出了基于FPGA的實(shí)現(xiàn)方案。本文通過在FPGA中硬件實(shí)現(xiàn)嵌入式TCP/IP協(xié)議(包括UDP、IP、ARP、TCP等網(wǎng)絡(luò)協(xié)議)以及以太網(wǎng)MAC協(xié)議，并提供標(biāo)準(zhǔn)MII接口，通過外接PHY實(shí)現(xiàn)網(wǎng)絡(luò)連接。最終成功地通過了驗(yàn)證。 基于FPGA的實(shí)現(xiàn)可以有效地降低成本，同時可以在其中集成其他功能模塊，提高整個系統(tǒng)的集成度，減小PCB版圖面積和布線復(fù)雜度，有利于提高系統(tǒng)可靠性。因此，本研究課題對嵌入式系統(tǒng)設(shè)計有很大的實(shí)用價值。
上傳時間： 2013-04-24
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頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域，目前，常用的頻率合成技術(shù)有直接頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)等。其中DDS是一種新的頻率合成方法，是頻率合成的一次革命。全數(shù)字化的DDS技術(shù)由于具有頻率分辨率高、頻率切換速度快、相位噪聲低和頻率穩(wěn)定度高等優(yōu)點(diǎn)而成為現(xiàn)代頻率合成技術(shù)中的佼佼者。隨著數(shù)字集成電路、微電子技術(shù)和EDA技術(shù)的深入研究，DDS技術(shù)得到了飛速的發(fā)展。 DDS是把一系列數(shù)字量化形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其它任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括以下三個部分：相位累加器可以時鐘的控制下完成相位的累加；相位一幅度碼轉(zhuǎn)換電路一般由ROM實(shí)現(xiàn)；D/A轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。 現(xiàn)場可編程門陣列(FPGA)設(shè)計靈活、速度快，在數(shù)字專用集成電路的設(shè)計中得到了廣泛的應(yīng)用。本論文主要討論了如何利用FPGA來實(shí)現(xiàn)一個DDS系統(tǒng)，該DDS系統(tǒng)的硬件結(jié)構(gòu)是以FPGA為核心實(shí)現(xiàn)的，使用Altera公司的Cyclone系列FPGA。 文章首先介紹了頻率合成器的發(fā)展，闡述了基于FPGA實(shí)現(xiàn)DDS技術(shù)的意義；然后介紹了DDS的基本理論；接著介紹了FPGA的基礎(chǔ)知識如結(jié)構(gòu)特點(diǎn)、開發(fā)流程、使用工具等；隨后介紹了利用FPGA實(shí)現(xiàn)直接數(shù)字頻率合成(DDS)的原理、電路結(jié)構(gòu)、優(yōu)化方法等。重點(diǎn)介紹DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，給出了部分VHDL源程序。采用該方法設(shè)計的DDS系統(tǒng)可以很容易地嵌入到其他系統(tǒng)中而不用外接專用DDS芯片，具有高性能、高性價比，電路結(jié)構(gòu)簡單等特點(diǎn)；接著對輸出信號頻譜進(jìn)行了分析，特別是對信號的相位截斷誤差和幅度量化誤差進(jìn)行了詳細(xì)的討論，由此得出了改善系統(tǒng)性能的幾種方法；最后給出硬件實(shí)物照片和測試結(jié)果，并對此作了一定的分析。
上傳時間： 2013-07-05
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本書是《最新電子電路大全》叢書的第4卷。內(nèi)容包括功率輸出與電源．供給的基本知識、功率輸出電路、整流與穩(wěn)壓電路、開關(guān)型穩(wěn)壓電源、電壓基準(zhǔn)與恒流源電路、電池充電電路、直流一直流電壓變換電路、直流一交流逆變電源電路、交流穩(wěn)壓電路等。除第一章作為全書的基礎(chǔ)知識外，其余各章都自成體系，以方便讀者作為工具書隨機(jī)查閱。利用這本工具書，讀者只需按圖索驥便可完成設(shè)計、開發(fā)過程中許多耗工費(fèi)時的工作。 本書可作為從事電子產(chǎn)品研發(fā)、生產(chǎn)、維修人員的工具書，也可作為高等院校相關(guān)專業(yè)的師生進(jìn)行課程設(shè)計和電子制作的參考書。
上傳時間： 2013-04-24
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隨著信息技術(shù)和計算機(jī)技術(shù)的飛速發(fā)展，數(shù)字信號處理已經(jīng)逐漸發(fā)展成一門關(guān)鍵的技術(shù)科學(xué)。圖像處理作為一種重要的現(xiàn)代技術(shù)，己經(jīng)在通信、航空航天、遙感遙測、生物醫(yī)學(xué)、軍事、信息安全等領(lǐng)域得到廣泛的應(yīng)用。圖像處理特別是高分辨率圖像實(shí)時處理的實(shí)現(xiàn)技術(shù)對相關(guān)領(lǐng)域的發(fā)展具有深遠(yuǎn)意義。另外，現(xiàn)場可編程門陣列FPGA和高效率硬件描述語言Verilog HDL的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進(jìn)程，為圖像壓縮系統(tǒng)的實(shí)現(xiàn)提供了硬件支持和軟件保障。 本文主要包括以下幾個方面的內(nèi)容： (1)結(jié)合某工程的具體需求，設(shè)計了一種基于FPGA的圖像壓縮系統(tǒng)，核心硬件選用XILINX公司的Virtex-Ⅱ Pro系列FPGA芯片，存儲器件選用MICRON公司的MT48LC4M16A2SDRAM，圖像壓縮的核心算法選用近無損壓縮算法JPEG-LS。 (2)用Verilog硬件描述語言實(shí)現(xiàn)了JPEG-LS標(biāo)準(zhǔn)中的基本算法，為課題組成員進(jìn)行算法改進(jìn)提供了有力支持。 (3)用Verilog硬件描述語言設(shè)計并實(shí)現(xiàn)了SDRAM控制器模塊，使核心壓縮模塊能夠方便靈活地訪問片外存儲器。 (4)構(gòu)建了圖像壓縮系統(tǒng)的測試平臺，對實(shí)現(xiàn)的SDRAM控制器模塊和JPEG-LS基本算法模塊進(jìn)行了軟件仿真測試和硬件測試，驗(yàn)證了其功能的正確性。
標(biāo)簽： FPGA 圖像壓縮系統(tǒng)
上傳時間： 2013-04-24
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