多個(gè)Verilog和vhdl程序例子
多個(gè)Verilog和vhdl程序例子,可以作為初學(xué)者參考實(shí)例,按照電路結(jié)構(gòu)寫出HDL代碼...
多個(gè)Verilog和vhdl程序例子,可以作為初學(xué)者參考實(shí)例,按照電路結(jié)構(gòu)寫出HDL代碼...
MIL-STD一1553B是一種集中控制式、時(shí)分指令/響應(yīng)型多路串行數(shù)據(jù)總線標(biāo)\r\n準(zhǔn),具有高可靠性和靈活性,已經(jīng)成為現(xiàn)代航空機(jī)載系統(tǒng)設(shè)備互聯(lián)的最有效的解\r\n決方案,廣泛的應(yīng)用于飛機(jī)、艦船、坦克等武器平臺上,并且越來越多的應(yīng)用到\r\n民用領(lǐng)域。完成1553B總線數(shù)據(jù)傳輸功能的關(guān)鍵部件是總線接...
節(jié)點(diǎn)是網(wǎng)絡(luò)系統(tǒng)的基本控制單元,論文提出了一種基于CPLD和多處理器結(jié)構(gòu)的控制網(wǎng)絡(luò)節(jié)點(diǎn)設(shè)計(jì)方案,它能夠提高單節(jié)點(diǎn)并行處理能力,其模塊化結(jié)構(gòu)增強(qiáng)了節(jié)點(diǎn)的可靠性。...
基于CPLD的多功能信號發(fā)生器設(shè)計(jì).PDF...
大型設(shè)計(jì)中FPGA的多時(shí)鐘設(shè)計(jì)策略,很詳細(xì)的描述了在FPGA設(shè)計(jì)中時(shí)鐘設(shè)計(jì)的方法...