近年來，隨著網(wǎng)絡(luò)技術(shù)的發(fā)展和視頻編碼標(biāo)準(zhǔn)受到廣泛接受，視頻點(diǎn)播、視頻流和遠(yuǎn)程教育等基于網(wǎng)絡(luò)的多媒體業(yè)務(wù)逐漸普及。為了對(duì)擁有不同終端資源，不同接入網(wǎng)絡(luò)以及不同興趣的用戶提供靈活的多媒體數(shù)據(jù)訪問服務(wù)，多媒體數(shù)據(jù)的內(nèi)容需要根據(jù)應(yīng)用環(huán)境動(dòng)態(tài)調(diào)整，轉(zhuǎn)碼正是實(shí)現(xiàn)這一挑戰(zhàn)性任務(wù)的關(guān)鍵技術(shù)之一。 視頻轉(zhuǎn)碼對(duì)時(shí)間的要求非常苛刻，以至于用高速的通用微處理器芯片也無法在規(guī)定的時(shí)間內(nèi)完成必要的運(yùn)算。因此，必須為這樣的運(yùn)算設(shè)計(jì)一個(gè)專用的高速硬線邏輯電路，在高速FPGA器件上實(shí)現(xiàn)或制成高速專用集成電路。用高密度的FPGA來構(gòu)成完成轉(zhuǎn)碼算法所需的電路系統(tǒng)，實(shí)現(xiàn)專用集成電路的功能，因其成本低、設(shè)計(jì)周期短、功耗小、可靠性高、使用靈活等優(yōu)點(diǎn)而成為適合本課題的最佳選擇。 本文根據(jù)MPEG-2中可變長編碼(VLC)理論，采用了兩級(jí)查找表減少了VLC存儲(chǔ)空間的使用，完成VLC編碼的實(shí)現(xiàn)。根據(jù)MPEG-2中關(guān)于System Packet的定義，針對(duì)FPGA可實(shí)現(xiàn)性，以空間換取復(fù)雜度的減少，實(shí)現(xiàn)了PES包的打包模塊。根據(jù)MPEG-2相應(yīng)的轉(zhuǎn)碼理論，完成了對(duì)系統(tǒng)解碼模塊相應(yīng)的連接和調(diào)試，對(duì)解碼模塊以真實(shí)的bit流進(jìn)行了貼近板級(jí)的情況的仿真。根據(jù)MPEG-2中TM5的算法的局限性，分析得出只需要對(duì)P幀進(jìn)行相應(yīng)處理即可改進(jìn)場景變換對(duì)視頻質(zhì)量的影響，完成對(duì)TM5的算法的改進(jìn)。通過性能估算和電路仿真，各模塊的吞吐率能夠滿足轉(zhuǎn)碼系統(tǒng)的要求。
上傳時(shí)間： 2013-07-22
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數(shù)字射頻存儲(chǔ)器(Digital Radio FreqlJencyr：Memory DRFM)具有對(duì)射頻信號(hào)和微波信號(hào)的存儲(chǔ)、處理及傳輸能力，已成為現(xiàn)代雷達(dá)系統(tǒng)的重要部件。現(xiàn)代雷達(dá)普遍采用了諸如脈沖壓縮、相位編碼等更為復(fù)雜的信號(hào)處理技術(shù)，DRFM由于具有處理這些相干波形的能力，被越來越廣泛地應(yīng)用于電子對(duì)抗領(lǐng)域作為射頻頻率源。目前，國內(nèi)外對(duì)DRFM技術(shù)的研究還處于起步階段，DRFM部件在采樣率、采樣精度及存儲(chǔ)容量等方面，還不能滿足現(xiàn)代雷達(dá)信號(hào)處理的要求。 本文介紹了DRFM的量化類型、基本組成及其工作原理，在現(xiàn)有的研究基礎(chǔ)上提出了一種便于工程實(shí)現(xiàn)的設(shè)計(jì)方法，給出了基于現(xiàn)場可編程門陣列(Field Programmable Gate Array FPGA)實(shí)現(xiàn)的幅度量化DRFM設(shè)計(jì)方案。本方案的采樣率為1 GHz、采樣精度12位，具體實(shí)現(xiàn)是采用4個(gè)采樣率為250 MHz的ADC并行交替等效時(shí)間采樣以達(dá)到1 GHz的采樣率。單通道內(nèi)采用數(shù)字正交采樣技術(shù)進(jìn)行相干檢波，用于保存信號(hào)復(fù)包絡(luò)的所有信息。利用FPGA器件實(shí)現(xiàn)DRFM的控制器和多路采樣數(shù)據(jù)緩沖器，采用硬件描述語言(Very High Speed}lardware Description Language VHDL)實(shí)現(xiàn)了DRFM電路的FPGA設(shè)計(jì)和功能仿真、時(shí)序分析。方案中采用了大量的低壓差分信號(hào)(Low Voltage Differential Signaling LVDS)邏輯的芯片，從而大大降低了系統(tǒng)的功耗，提高了系統(tǒng)工作的可靠性。本文最后對(duì)采用的數(shù)字信號(hào)處理算法進(jìn)行了仿真，仿真結(jié)果證明了設(shè)計(jì)方案的可行性。 本文提出的基于FPGA的多通道DRFM系統(tǒng)與基于專用FIFO存儲(chǔ)器的DRFM相比，具有更高的性能指標(biāo)和優(yōu)越性。
標(biāo)簽： FPGA 數(shù)字射頻 存儲(chǔ)器
上傳時(shí)間： 2013-06-01
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軟件無線電已成為無線通信非常關(guān)鍵的技術(shù)之一。其基本思想是將寬帶A/D、D/A盡可能靠近天線，在一個(gè)開放式、模塊化的通用硬件平臺(tái)上用盡可能多的軟件來實(shí)現(xiàn)無線電臺(tái)的各種功能。 本文所討論的多相濾波器組信道化接收機(jī)(PPCR)及信道非均勻劃分，即是應(yīng)用了軟件無線電理念的一種新技術(shù)。該技術(shù)針對(duì)傳統(tǒng)無線電接收機(jī)存在的結(jié)構(gòu)不靈活、系統(tǒng)升級(jí)困難、同時(shí)處理多信號(hào)能力弱及系統(tǒng)規(guī)模過大等問題，應(yīng)用現(xiàn)代多速率信號(hào)處理理論對(duì)之進(jìn)行了改進(jìn)。改進(jìn)后的軟件無線電PPCR．具有全概率接收能力，能對(duì)信號(hào)進(jìn)行下變頻并降低其采樣率處理，實(shí)現(xiàn)后資源耗費(fèi)較低，而且依托現(xiàn)場可編程門陣列(FPGA)建立的平臺(tái)是開放式的，在需要時(shí)可在不改變硬件系統(tǒng)的情況下通過軟件更改系統(tǒng)的功能，極大地提高了系統(tǒng)的靈活性。諸多的優(yōu)點(diǎn)使其具有十分廣泛的應(yīng)用前景，也成為當(dāng)前研究熱點(diǎn)之一。 本文首先介紹了課題的應(yīng)用背景，并深入討論了軟件無線電的基本理論：信號(hào)采樣理論及多速率信號(hào)處理理論，介紹了應(yīng)用PPCR的采樣處理過程，給出了推導(dǎo)PPCR的數(shù)學(xué)模型，并在此基礎(chǔ)上分析闡述了信道非均勻劃分的原理。 在本文的系統(tǒng)仿真及實(shí)現(xiàn)部分，首先介紹了應(yīng)用現(xiàn)代DSP開發(fā)工具DSPBuilder進(jìn)行開發(fā)的設(shè)計(jì)流程，然后對(duì)應(yīng)用DSP Builder來設(shè)計(jì)PPCR中的主要模塊一多相濾波器組及快速傅立葉變換模塊做了詳細(xì)闡述，最后對(duì)系統(tǒng)仿真及實(shí)現(xiàn)過程的實(shí)驗(yàn)結(jié)果圖進(jìn)行了分析。 本文主要是在實(shí)驗(yàn)室階段對(duì)算法在硬件實(shí)現(xiàn)上進(jìn)行研究。成果可以作為后續(xù)應(yīng)用研究的基礎(chǔ)，對(duì)各種應(yīng)用軟件無線電理念的通信系統(tǒng)都具有一定的參考價(jià)值。
上傳時(shí)間： 2013-06-17
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熱穩(wěn)定性好,工作電壓動(dòng)態(tài)范圍寬,成本低的多用戶功率因數(shù)表,可在相同電壓下測量 16個(gè)支路的功率因數(shù), 并可隨時(shí)動(dòng)態(tài)升級(jí)單片機(jī)的數(shù)據(jù)處理程序。本文介紹了這樣的多用戶功率因數(shù)表的設(shè)計(jì)方案。
標(biāo)簽： MCS 51 單片機(jī) 功率因數(shù)
上傳時(shí)間： 2013-06-13
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多功能車輛總線一類設(shè)備是一個(gè)在列車通信網(wǎng)(TCN，TrainCommunication Network)中普遍使用的網(wǎng)絡(luò)接口單元。目前我國的新式列車大多采用列車通信網(wǎng)傳輸列車中大量的控制和服務(wù)信息。但使用的列車通信網(wǎng)產(chǎn)品主要為國外進(jìn)口，因此迫切需要研制具有自主知識(shí)產(chǎn)權(quán)的列車通信網(wǎng)產(chǎn)品。 論文以一類設(shè)備控制器的設(shè)計(jì)為核心，采取自頂向下的模塊設(shè)計(jì)方法。將設(shè)備控制器分為同步層和數(shù)據(jù)處理層來分別實(shí)現(xiàn)對(duì)幀的發(fā)送與接收處理和對(duì)幀數(shù)據(jù)的提取與存儲(chǔ)處理。 同步層包含幀的識(shí)別模塊、曼徹斯特譯碼模塊、曼徹斯特編碼與幀封裝三個(gè)模塊。幀識(shí)別模塊檢測幀的起始位并對(duì)幀類型進(jìn)行判斷。譯碼模塊根據(jù)采集的樣本值來判斷曼徹斯特編碼的值，采樣的難點(diǎn)在于非理想信號(hào)帶來的采樣誤差，論文使用結(jié)合位同步的多點(diǎn)采樣法來提高采樣質(zhì)量。幀分界符中的非數(shù)據(jù)符不需要進(jìn)行曼徹斯特編碼，編碼時(shí)在非數(shù)據(jù)符位關(guān)閉編碼電路使非數(shù)據(jù)符保持原來的編碼輸出。 數(shù)據(jù)處理層以主控單元(MCU，Main Control Unit)和通信存儲(chǔ)器為設(shè)計(jì)核心。MCU是控制器的核心，對(duì)接收的主幀進(jìn)行分析，判斷是從通信存儲(chǔ)器相應(yīng)端口取出應(yīng)答從幀并發(fā)送，還是準(zhǔn)備接收從幀并存入通信存儲(chǔ)器。通信存儲(chǔ)器存儲(chǔ)設(shè)備的通信數(shù)據(jù)，合適的地址分配能簡化MCU的控制程序，論文固定了通信存儲(chǔ)器端口大小使MCU可以根據(jù)一個(gè)固定的公式進(jìn)行端口的遍歷從而簡化了MCU程序的復(fù)雜度。數(shù)據(jù)在傳輸中由于受到干擾和沖突等問題而出現(xiàn)錯(cuò)誤，論文采用循環(huán)冗余檢驗(yàn)碼結(jié)合偶檢驗(yàn)擴(kuò)展來對(duì)傳輸數(shù)據(jù)進(jìn)行差錯(cuò)控制。 最后，使用FPGA和硬件描述語言Verilog HDL開發(fā)出了MVB一類設(shè)備。目前該一類設(shè)備已運(yùn)用在SS4G電力機(jī)車的制動(dòng)控制單元(BCU．Brake Control Unit)中并在鐵道科學(xué)研究院通過了TCN通信測試。一類設(shè)備的成功研制為列車通信網(wǎng)中總線管理器等高類設(shè)備的開發(fā)奠定了堅(jiān)實(shí)的基礎(chǔ)。
上傳時(shí)間： 2013-07-27
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本文介紹了用紅外線實(shí)現(xiàn)上位單片機(jī)和多個(gè)單片機(jī)間的無線串行通信的新方法，并基于該方法設(shè)計(jì)實(shí)現(xiàn)了新型無線抄表系統(tǒng)，給出了硬件線路圖、通信協(xié)議和程序流程圖及用MCS51 匯編語言編寫的部分串行通信程序。
標(biāo)簽： 單片機(jī) 紅外無線 抄表系統(tǒng) 通信
上傳時(shí)間： 2013-04-24
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國電智能電能表系列標(biāo)準(zhǔn)，第一分冊(cè)智能電能表系列標(biāo)準(zhǔn)。涉及智能電能表功能規(guī)范、單相和三相智能電能表型式規(guī)范、0.2S及0.5S級(jí)三相智能電能表技術(shù)規(guī)范、0.5S及1級(jí)三相費(fèi)控智能電能表（無線）技術(shù)規(guī)范、1級(jí)三相費(fèi)控智能電能表（載波）技術(shù)規(guī)范、1級(jí)三相智能電能表技術(shù)規(guī)范、單相智能電能表技術(shù)規(guī)范、智能電能表信息交換安全認(rèn)證技術(shù)規(guī)范。
標(biāo)簽： 智能電能表 標(biāo)準(zhǔn)
上傳時(shí)間： 2013-07-05
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基于過采樣和∑-△噪聲整形技術(shù)的DAC能夠可靠地把數(shù)字信號(hào)轉(zhuǎn)換為高精度的模擬信號(hào)(大于等于16位)。采用這一架構(gòu)進(jìn)行數(shù)模轉(zhuǎn)換具有諸多優(yōu)點(diǎn)，例如極低的失配噪聲和更高的可靠性，便于實(shí)現(xiàn)嵌入式集成等，最重要的是可以得到其他DAC結(jié)構(gòu)所無法達(dá)到的精度和動(dòng)態(tài)范圍。在高精度測量，音頻轉(zhuǎn)換，汽車電子等領(lǐng)域有著廣泛的應(yīng)用價(jià)值。 本文采用∑-△結(jié)構(gòu)以FPGA方式實(shí)現(xiàn)了一個(gè)具有高精度的數(shù)模轉(zhuǎn)換器，在24比特的輸入信號(hào)下，達(dá)到了約150dB的信噪比。作為一個(gè)靈活的音頻DAC實(shí)現(xiàn)方案。該DAC可以對(duì)CD/DVD/HDCD/SACD等多種制式下的音頻信號(hào)進(jìn)行處理，接受并轉(zhuǎn)換采樣率為32/44.1/48/88.2/96/192kHz，字長為16/18/20/24比特的PCM數(shù)據(jù)，具備良好的兼容性和通用性。 由于非線性和不穩(wěn)定性的存在，高階∑-△調(diào)制器的設(shè)計(jì)與實(shí)現(xiàn)存在較大的難度。本文綜合大量文獻(xiàn)中的經(jīng)驗(yàn)原則和方法，闡述了穩(wěn)定的高階高精度調(diào)制器的設(shè)計(jì)流程；并據(jù)此設(shè)計(jì)了達(dá)到24bit精度和滿量程輸入范圍的的5階128倍調(diào)制器。本文創(chuàng)新性地提出了∑-△調(diào)制器的一種高效率流水線實(shí)現(xiàn)結(jié)構(gòu)。分析表明，與其他常見的∑-△調(diào)制器實(shí)現(xiàn)結(jié)構(gòu)相比，本方案具有結(jié)構(gòu)簡單、運(yùn)算單元少等優(yōu)點(diǎn)；此外在同樣信號(hào)采樣率下，調(diào)制器所需的時(shí)鐘頻率大大降低。 文中的過采樣濾波模塊采用三級(jí)半帶濾波器和一個(gè)可變CIC濾波器級(jí)聯(lián)組成，可以達(dá)到最高128倍的過采樣比，同時(shí)具有良好的通帶和阻帶特性。在半帶濾波器的設(shè)計(jì)中采用了CSD編碼，使結(jié)構(gòu)得到了充分的簡化。 本文提出的過采樣DAC方案具有可重配置結(jié)構(gòu)，讓使用者能夠方便地控制過采樣比和調(diào)制器階數(shù)。通過積分梳狀濾波器的配置，能夠獲得32/64/128倍的不同過采樣比，從而實(shí)現(xiàn)對(duì)于32～192kHz多種采樣率輸入的處理。在不同輸入字長情況下，通過調(diào)制器的重構(gòu)，則可以將調(diào)制器由高精度的5階模式改變?yōu)楣母偷?階模式，滿足不同分辨率信號(hào)輸入時(shí)的不同精度要求。這是本文的另一創(chuàng)新之處。 目前，該過采樣DAC已經(jīng)在XilinxVirtexⅡ系列FPGA器件下得到硬件實(shí)現(xiàn)和驗(yàn)證。測試表明，對(duì)于從32kHz到192kHz的不同輸入信號(hào)，該DAC模塊輸出1比特碼流的帶內(nèi)信噪比均能滿足24比特?cái)?shù)據(jù)轉(zhuǎn)換應(yīng)用的分辨率要求。
上傳時(shí)間： 2013-07-08
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現(xiàn)場可編程門陣列(FPGA)是一種可實(shí)現(xiàn)多層次邏輯器件。基于SRAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實(shí)現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實(shí)現(xiàn)的，所以相對(duì)于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個(gè)MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達(dá)到千歐量級(jí)，可分割金屬線段的電阻相對(duì)于MOS管來說是可以忽略的，然而它和地之間的電容達(dá)到了0.1pf[1]。為了評(píng)估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費(fèi)太多的時(shí)間。這在基于時(shí)序驅(qū)動(dòng)的工藝映射和布局布線以及靜態(tài)時(shí)序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時(shí)延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對(duì)于MOS管的建模對(duì)FPGA時(shí)延估算有很大的影響意義。對(duì)于MOS管，Muhammad[15]采用導(dǎo)通電阻來代替MOS管，然后用。Elmore[3]時(shí)延和Rubinstein[4]時(shí)延模型估算互連時(shí)延。Elmore時(shí)延用電路的一階矩來近似信號(hào)到達(dá)最大值50％時(shí)的時(shí)延，而Rubinstein也是通過計(jì)算電路的一階矩估算時(shí)延的上下邊界來估算電路的時(shí)延，然而他們都是用來計(jì)算RC互連時(shí)延。傳輸管是非線性器件，所以沒有一個(gè)固定的電阻，這就造成了Elmore時(shí)延和Rubinstein時(shí)延模型的過于近似的估算，對(duì)整體評(píng)估FPGA的性能帶來負(fù)面因素。 本論文提出快速而精確的現(xiàn)場可編程門陣列FPGA中的互連資源MOS傳輸管時(shí)延模型。首先從階躍信號(hào)推導(dǎo)出適合50％時(shí)延的等效電阻模型，然后在斜坡輸入的時(shí)候，給出斜坡輸入時(shí)的時(shí)延模型，并且給出等效電容的計(jì)算方法。結(jié)果驗(yàn)證了我們精確的時(shí)延模型在時(shí)間上的開銷少的性能。 在島型FPGA中，單個(gè)傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨(dú)作為輸入或者輸出管腳，以致于它們不是一個(gè)線網(wǎng)的起點(diǎn)就是線網(wǎng)的終點(diǎn)。而這恰恰忽略了管腳實(shí)際在物理上可以作為互連線來使用的情況(VPR認(rèn)為dogleg現(xiàn)象本身對(duì)性能提高不多)。本論文通過對(duì)dogleg現(xiàn)象進(jìn)行了探索，并驗(yàn)證了在使用SUBSET開關(guān)盒的情況下，dogleg能提高FPGA的布通率。
上傳時(shí)間： 2013-07-24
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-------------------------------------------------------- 《串口獵人》十大功能簡介： -------------------------------------------------------- 1、基本功能，支持基本的 收、發(fā)、查看、保存、清除等功能。 2、基本功能，自動(dòng)/手動(dòng)搜索串口，串口參數(shù)的設(shè)置和查看。 3、基本功能，支持HEX/ASCII/中文漢字收發(fā)。 4、高級(jí)發(fā)碼功能，支持多組（最多16組）數(shù)據(jù)輪流發(fā)送。間隔和循環(huán)次數(shù)可設(shè)置。 5、高級(jí)發(fā)碼功能，支持文件逐行發(fā)送。間隔和循環(huán)次數(shù)可設(shè)置。 6、高級(jí)發(fā)碼功能，支持自動(dòng)添加幀頭、幀尾、幀長、校驗(yàn)、回車換行符。 7、高級(jí)收碼功能，支持按幀接收，能自動(dòng)進(jìn)行幀結(jié)束判定（方式非常靈活，可以按時(shí)間、幀長或特定字）。 8、高級(jí)收碼功能，擁有八個(gè)獨(dú)立接收通道，可以自動(dòng)從指定幀中指定位置，按照指定的格式收取有效數(shù)據(jù)。 9、高級(jí)收碼功能，可進(jìn)一步把收取的數(shù)據(jù)送示波器、碼表或柱形顯示 10、所有的用戶設(shè)置，可以保存、或重新載入。也可以恢復(fù)默認(rèn)值。或者可以設(shè)定為啟動(dòng)時(shí)載入上次的設(shè)置。
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