可編程控制器PLC的應用絕大部分都是通過編寫梯形圖的方式實現程序控制的，但對于智能低壓開關系統來講，其分、斷的控制往往要求由主控操作室遠程控制來完成。按傳統的方法，主控室要對某一個開關柜進行操作，須先發一個控制命令，PLC接收到該控制命令后，再由PLC程序執行該命令，該段程序必須用梯形圖或邏輯指令編程，當開關柜數目巨大或要求多路設備同時控制時，PLC的程序編寫就比較復雜，尤其是采用脈沖型輸出控制而不是用電平保持型控制時更是如此。因為開關柜的分、合控制須兩路繼電器輸出分別控制“分閘”和“合閘”，而不是由單路繼電器保持輸出控制，使繼電器輸出與開關柜分合一致。考慮這些因素，本文采用串行通訊實現PLC的控制，PLC本機無須任何梯形圖或邏輯指令，這樣不僅實現簡單而且方便可靠。
標簽： PLC 可編程控制器 分 編寫
上傳時間： 2014-01-09
上傳用戶：sammi
ACE自適配通信環境（ADAPTIVE Communication Environment）是可以自由使用、開放源碼的面向對象（OO）框架（Framework），在其中實現了許多用于并發通信軟件的核心模式。ACE提供了一組豐富的可復用C++ Wrapper Facade（包裝外觀）和框架組件，可跨越多種平臺完成通用的通信軟件任務，其中包括：事件多路分離和事件處理器分派、信號處理、服務初始化、進程間通信、共享內存管理、消息路由、分布式服務動態（重）配置、并發執行和同步，
標簽： Communication Environment Framework ADAPTIVE
上傳時間： 2014-01-22
上傳用戶：youlongjian0
停車場用，可以實現多路車道進出監控。支持Access和MS SQL Server數據庫
標簽： 停車場
上傳時間： 2014-01-26
上傳用戶：frank1234
朋友，我是Jawen.看到先前上載的一套CPLD開發板的VHDL源碼挺受歡迎的，現在就將她的Verilog源碼也一并貢獻給大家：8位優先編碼器,乘法器,多路選擇器,二進制轉BCD碼,加法器,減法器,簡單狀態機,四位比較器,7段數碼管,i2c總線,lcd液晶顯示,撥碼開關,串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數字時鐘
標簽：
上傳時間： 2014-01-23
上傳用戶：wys0120
一個java的server模版程序，可方便輕量級server的開發，使用了nio包的channel和selector進行多路復用
標簽： server java 模版 程序
上傳時間： 2014-01-04
上傳用戶：cxl274287265
此為某測試平臺的上位機軟件部分，內部使用了虛擬儀器和IVI，同時也 使用自研的調理硬件模塊。主要包括系統自檢、校準部分。 其中自檢涉及到100多路通道，硬件用C8051F020、歐姆龍機電器、光耦 DA部分完成MUX和信號源。 可供多路掃描AD和低頻信號源參考。上位機用VC60開發。 完整上位機源代碼。
標簽： 測試平臺 上位機 分 軟件
上傳時間： 2015-10-17
上傳用戶：haoxiyizhong
100個經典vhdl編程實例， 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數據類型 第10例 函數 第11例 七值邏輯線或分辨函數 第12例 轉換函數 第13例 左移函數 第14例 七值邏輯程序包 第15例 四輸入多路器......
標簽： vhdl 100 編程實例
上傳時間： 2014-01-20
上傳用戶：agent
數字通信系統的設計及其性能和所傳輸的數字信號的統計特性有關。所謂 加擾技術，就是不增加多余度而擾亂信號，改變數字信號的統計特性，使其近 似于白噪聲統計特性的一種技術。這種技術的基礎是建立在反饋移位寄存器序 列（偽隨機序列）理論之上的。解擾是加擾的逆過程，恢復原始的數字信號。 如果數字信號具有周期性，則信號頻譜為離散的譜線，由于電路的非線 性，在多路通信系統中，這些譜線對相鄰信道的信號造成串擾。而短周期信號 經過擾碼器后，周期序列變長，譜線頻率變低，產生的非線性分量落入相鄰信 道之外，因此干擾減小。 在有些數字通信設備中，從碼元“0”和“1”的交變點提取定時信息，若 傳輸的數字信號中經常出現長的“1”或“0”游程，將影響位同步的建立和保 持。而擾碼器輸出的周期序列有足夠多的“0”、“1”交變點，能夠保證同步 定時信號的提取。
標簽： 數字通信系統 性能 傳輸 數字信號
上傳用戶：star_in_rain
數字系統設計這是有關的相關源代碼，有簡易CPU 除法器、計數器等 ...[fpdiv_vhdl.rar] - 四位除法器的vhdl源程序 [vhdl范例.rar] - 最高優先級編碼器8位相等比較器 三人表決器（三種不同的描述方式） 加法器描述 8位總線收發器：74245 （注2） 地址譯碼（for m68008） 多路選擇器（使 BR> ...
標簽： 數字系統設計 源代碼
上傳時間： 2014-01-07
上傳用戶：924484786
用verlog語言編的一些基礎實驗,適合于FPGA/CPLD的初學者。內容包括8位優先編碼器，乘法器，除法器，多路選擇器，二進制轉BCD碼，加法器，減法器等等。
標簽： verlog FPGA CPLD 8位
上傳時間： 2013-12-29
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