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如何解決

S3C44B0_IIC程序開發詳解,主要說明如何利用IIC編寫接口程序

S3C44B0_IIC程序開發詳解,主要說明如何利用IIC編寫接口程序，有詳細的時序

標簽： IIC 44 程序開發如何利用

上傳時間： 2017-05-13

上傳用戶：xieguodong1234
無論如何這本書宣告著被報以掌聲有鑑於此決定性的書在一般的MPEG的容貌

無論如何這本書宣告著被報以掌聲有鑑於此決定性的書在一般的MPEG的容貌

標簽： MPEG

上傳時間： 2017-06-06

上傳用戶：liansi
開關電源PCB制版布線基本要求詳解

開關電源PCB制版布線基本要求詳解+如何創建優秀的開關電源PCB版圖設計

標簽： PCB 開關電源布線

上傳時間： 2013-04-24

上傳用戶：zhliu007
電容應用詳解

電容應用詳解如何為具體是我電路選擇適合的電容

標簽： 電容應用

上傳時間： 2013-07-13

上傳用戶：hoperingcong
Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種：　　系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。　　算法級（algorithm）：用高級語言結構實現設計算法的模型。　　RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。　　門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。　　開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。　　一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。　　Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能：　　· 可描述順序執行或并行執行的程序結構。　　· 用延遲表達式或事件表達式來明確地控制過程的啟動時間。　　· 通過命名的事件來觸發其它過程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環程序結構。　　· 提供了可帶參數且非零延續時間的任務（task）程序結構。　　· 提供了可定義新的操作符的函數結構（function）。　　· 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。　　· Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能：　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動態模型。　　Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。　　Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。

標簽： Verilog_HDL

上傳時間： 2013-11-23

上傳用戶：青春給了作業95
Verilog_HDL的基本語法詳解（夏宇聞版）

Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種：　　系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。　　算法級（algorithm）：用高級語言結構實現設計算法的模型。　　RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。　　門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。　　開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。　　一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。　　Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能：　　· 可描述順序執行或并行執行的程序結構。　　· 用延遲表達式或事件表達式來明確地控制過程的啟動時間。　　· 通過命名的事件來觸發其它過程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環程序結構。　　· 提供了可帶參數且非零延續時間的任務（task）程序結構。　　· 提供了可定義新的操作符的函數結構（function）。　　· 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。　　· Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能：　　- 提供了完整的一套組合型原語（primitive）; 　　- 提供了雙向通路和電阻器件的原語; 　　- 可建立MOS器件的電荷分享和電荷衰減動態模型。　　Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。　　Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。

標簽： Verilog_HDL

上傳時間： 2014-12-04

上傳用戶：cppersonal
《TCP/IP詳解

《TCP/IP詳解，卷1：協議》是一本完整而詳細的TCP/IP協議指南。描述了屬于每一層的各個協議以及它們如何在不同操作系統中運行。作者用Lawrence Berkeley實驗室的tcpdump程序來捕獲不同操作系統和TCP/IP實現之間傳輸的不同分組。對tcpdump輸出的研究可以幫助理解不同協議如何工作。本書適合作為計算機專業學生學習網絡的教材和教師參考書。也適用于研究網絡的技術人員。

標簽： TCP IP

上傳時間： 2013-12-23

上傳用戶：yepeng139
由于一個數值問題的精確解往往事先不知道

由于一個數值問題的精確解往往事先不知道，而用數值方法求出的計算解的誤差又是不可避免的。因此，數值解是否失真，如何判斷──即誤差問題，成為大家所關心的重要而又困難的問題，本章只介紹了誤差的基本概念和數值計算的若干原則，這對處理數值計算問題是必需的，但是僅這些還遠遠不能解決工程和科學計算中更為復雜的誤差分析問題，還需專門分門別類地進行研究。

標簽： 數值

上傳時間： 2014-03-08

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是具體介紹如何學習C++的電子書

是具體介紹如何學習C++的電子書，非常值得一看。格式為PDF，解壓不需要密碼。

標簽： 電子書

上傳時間： 2015-04-12

上傳用戶：sunjet
如何在嵌入式LINUX中增加自己的設備驅動程序

如何在嵌入式LINUX中增加自己的設備驅動程序，word文檔，直接解壓即可

標簽： LINUX 嵌入式設備驅動程序

上傳時間： 2015-05-06

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