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本程序以Modelsim為開發平臺，采用VHDL為開發語言，實現了簡單的全加器．適合初學Modelsim的同行
標簽： Modelsim 程序 開發平臺
上傳時間： 2013-12-28
上傳用戶：haohaoxuexi
10個VHDL程序實例，包括加法器，全加器、函數發生器，選擇器等。
標簽： VHDL 程序實例
上傳時間： 2014-01-04
上傳用戶：417313137
2級流水線，使用4元件實現的22位全加器的VHDL語言實現，適用于altera的FPGA
標簽： 流水線
上傳時間： 2016-01-27
上傳用戶：ayfeixiao
3級流水線，含4元件的22位全加器的VHDL語言實現，適用于altera系列的FPGA
上傳用戶：cc1915
利用觸發器實現的，8位半加器的VHDL語言實現，適用于altera系列FPGA
標簽： 觸發器
上傳用戶：270189020
觸發器實現的，8位全加器的VHDL語言實現，適用于altera系列的FPGA
上傳時間： 2013-12-15
上傳用戶：caiiicc
自編自寫的ＶＨＤＬ代碼，用于實現全加器功能，可能有誤
標簽： 代碼
上傳時間： 2016-03-06
上傳用戶：cxl274287265
EDA課程所用的Max Plus2軟件，制作的半加器，有圖像文件，有波形文件，建議看看，
標簽： Plus2 EDA Max 軟件
上傳時間： 2014-01-18
上傳用戶：jennyzai
本程序完成帶進位輸入輸出的四位二進制加法運算，編程思想采用真值表轉換成布爾方程式，利用循環語句將一位全加器編為四位加法器。
標簽： 程序 二進制 加法 進位
上傳時間： 2014-01-16
上傳用戶：日光微瀾
該程序是用quartus II作為開發工具，用verilog語言編寫，實現全加器功能的實例。對初學者很有意義
標簽： quartus 程序 開發工具
上傳時間： 2016-07-12
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