機(jī)械五金類專輯 84冊(cè) 3.02G包裝工程設(shè)計(jì)手冊(cè) 590頁(yè) 10.7M.pdf
標(biāo)簽：
上傳時(shí)間： 2014-05-05
上傳用戶：時(shí)代將軍
實(shí)用電子技術(shù)專輯 385冊(cè) 3.609G電子連接器設(shè)計(jì)基礎(chǔ) 35頁(yè) 1.3M.ppt
開(kāi)關(guān)電源相關(guān)專輯 119冊(cè) 749M開(kāi)關(guān)電源基本原理與設(shè)計(jì)介紹 62頁(yè) 2.3M ppt.ppt
MP3 PCB布局設(shè)計(jì)指南.pdf 只供學(xué)習(xí)之用
標(biāo)簽： MP3 PCB pdf 布局
上傳時(shí)間： 2018-04-17
上傳用戶：yulin3192
設(shè)計(jì)高速電路必須考慮高速訊 號(hào)所引發(fā)的電磁干擾、阻抗匹配及串音等效應(yīng)，所以訊號(hào)完整性 (signal integrity)將是考量設(shè)計(jì)電路優(yōu)劣的一項(xiàng)重要指標(biāo)，電路日異複雜必須仰賴可 靠的軟體來(lái)幫忙分析這些複雜的效應(yīng)，才比較可能獲得高品質(zhì)且可靠的設(shè)計(jì)， 因此熟悉軟體的使用也將是重要的研究項(xiàng)目之一。另外了解高速訊號(hào)所引發(fā)之 各種效應(yīng)(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設(shè)計(jì)的重點(diǎn)之一。目前高速示波器的功能越來(lái)越多，使用上很複雜，必須事先 進(jìn)修學(xué)習(xí)，否則無(wú)法全盤了解儀器之功能，因而無(wú)法有效發(fā)揮儀器的量測(cè)功能。 其次就是高速訊號(hào)量測(cè)與介面的一些測(cè)試規(guī)範(fàn)也必須熟悉，像眼圖分析，探針 效應(yīng)，抖動(dòng)(jitter)測(cè)量規(guī)範(fàn)及高速串列介面量測(cè)規(guī)範(fàn)等實(shí)務(wù)技術(shù)，必須充分 了解研究學(xué)習(xí)，進(jìn)而才可設(shè)計(jì)出優(yōu)良之教學(xué)教材及教具。
標(biāo)簽： 高速電路
上傳時(shí)間： 2021-11-02
上傳用戶：jiabin
印刷電路板（PCB ）設(shè)計(jì)佈局指南，主要應(yīng)用註釋
標(biāo)簽： mp3 pcb
上傳時(shí)間： 2021-11-30
上傳用戶：
58.8V7A.設(shè)計(jì)筆記 UCC38051D(SOIC-8) PFC 功率拓?fù)湓O(shè)計(jì)
標(biāo)簽： 58 8v7a
上傳時(shí)間： 2021-12-04
開(kāi)關(guān)電源的PCB設(shè)計(jì)規(guī)范.PDF
標(biāo)簽： pcb 開(kāi)關(guān)電源
上傳時(shí)間： 2021-12-12
主要內(nèi)容介紹 Allegro 如何載入 Netlist，進(jìn)而認(rèn)識(shí)新式轉(zhuǎn)法和舊式轉(zhuǎn)法有何不同及優(yōu)缺點(diǎn)的分析，透過(guò)本章學(xué)習(xí)可以對(duì) Allegro 和 Capture 之間的互動(dòng)關(guān)係，同時(shí)也能體驗(yàn)出 Allegro 和 Capture 同步變更屬性等強(qiáng)大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉(zhuǎn)入動(dòng)作只是針對(duì)由 Capture（線路圖部分）產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（Layout部分）1． 在 OrCAD Capture 中設(shè)計(jì)好線路圖。2． 然後由 OrCAD Capture 產(chǎn)生 Netlist（annotate 是在進(jìn)行線路圖根據(jù)第五步產(chǎn)生的資料進(jìn)行編改）。 3． 把產(chǎn)生的 Netlist 轉(zhuǎn)入 Allegro（layout 工作系統(tǒng)）。 4． 在 Allegro 中進(jìn)行 PCB 的 layout。 5． 把在 Allegro 中產(chǎn)生的 back annotate（Logic）轉(zhuǎn)出（在實(shí)際 layout 時(shí)可能對(duì)原有的 Netlist 有改動(dòng)過(guò)），並轉(zhuǎn)入 OrCAD Capture 裏進(jìn)行回編。
標(biāo)簽： cadence allegro
上傳時(shí)間： 2022-04-28
上傳用戶：kingwide
_Wiley_Synthesis_of_Arithmetic_Circuits_-_FPGA_ASIC_and_Embedded_Systems_(2006)_-_DDU一些硬體設(shè)計(jì)教學(xué)文件
標(biāo)簽： Wiley_Synthesis_of_Arithmetic_Cir FPGA_ASIC_and_Embedded_Systems cuits 2006
上傳時(shí)間： 2013-08-20
上傳用戶：lchjng
蟲(chóng)蟲(chóng)下載站版權(quán)所有 京ICP備2021023401號(hào)-1
