函數再現機構設計 試設計一曲柄搖桿機構，再現函數 要求： 輸入構件的轉角范圍180°，輸出構件擺角范圍30°，即： 當輸入構件從a轉至a+90時，輸出構件從b轉至b+30 當輸入構件從a+90轉至a+180時，輸出構件從b+30轉至b
標簽： 機構 函數 曲柄
上傳時間： 2013-12-17
上傳用戶：英雄
Multisim2001軟件的仿真電路實例261例，都是源文件哦，包括一般常見電路及乘法器電路仿真，運放電路仿真，控制電路仿真，數字電路仿真。超值
標簽： Multisim 2001 261 軟件
上傳時間： 2014-01-04
上傳用戶：busterman
改進型FIR濾波器，改進后所用的資源比改進前節省了很多乘法器
標簽： FIR 改進型 濾波器
上傳時間： 2016-09-07
上傳用戶：海陸空653
ALTERA上DE2平臺，verilog描述，無符號乘法器，在數碼管顯示結果。
標簽： ALTERA DE2
上傳時間： 2013-12-13
上傳用戶：牧羊人8920
代碼分為兩部分：ff_const_mul.v和ff_mul.v，從而實現GF乘法器，VERILOG編寫
標簽： ff_const_mul ff_mul 分 代碼
上傳時間： 2016-11-13
上傳用戶：
最基本的vhdl運算，採用8bit作乘法器，將兩串8bit的值輸入之後進行相乘
標簽： vhdl
上傳時間： 2013-12-16
上傳用戶：zhenyushaw
這個連接池是直接從JIVE中取出來的，進行了一下修改，使得連接參數直接在程序中設定而不是從屬性文件中讀取。 [b]用法：[/b] 先設定自己的連接參數，在DbConnectionDefaultPool.java文件的loadProperties方法中。注意你也需要設定連接池的log文件的存放位置。
標簽： JIVE 連接
上傳時間： 2016-11-21
上傳用戶：TF2015
地址譯碼，狀態機的編寫，三態輸出，布司乘法器
標簽： 地址 譯碼
上傳時間： 2014-07-31
上傳用戶：腳趾頭
絕對好東西，一個VHDL寫的任意寬度通用串行乘法器，以最少的資源實現乘法器功能。
標簽：
上傳時間： 2017-01-10
上傳用戶：lepoke
基4-FFT蝶形單元實現，按照FPGA內部的乘法器功能編寫的
標簽： FFT
上傳時間： 2014-01-05
上傳用戶：520
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