PCB Layout Rule Rev1.70, 規範內容如附件所示, 其中分為: 為確保產品之製造性, R&D在設計階段必須遵循Layout相關規範, 以利製造單位能順利生產, 確保產品良率, 降低因設計而重工之浪費.
標簽： Layout 1.70 Rule PCB
上傳時間： 2015-05-23
上傳用戶：it男一枚
以bp模擬碗公!!並加以訓練然後再佳以模擬內容簡單歡迎下載
標簽： 模
上傳時間： 2016-12-25
上傳用戶：yoleeson
行動通訊上的的編程 這本書集中在三個主要的挑戰 1.更高的編程效率 2.降低計算的複雜度 2.提升容錯性
標簽： 效率
上傳時間： 2017-06-05
上傳用戶：diets
經由改變外部閘極電阻(gate resistors)或增加一個跨在汲極(drain)和源極(source)的小電容來調整MOSFET的di/dt和dv/dt，去觀察它們如何對EMI產生影響。然後我們可了解到如何在效率和EMI之間取得平衡。我們拿一個有著單組輸出+12V/4.1A及初級側MOSFET AOTF11C60 (αMOSII/11A/600V/TO220F) 的50W電源轉接器(adapter)來做傳導性及輻射性EMI測試。
標簽： MOSFET EMI 電壓電流 控制
上傳時間： 2014-09-08
上傳用戶：swing
容遲/容延網絡（Delay Tolerant Network/DTN）泛指由于節點移動、能量管理、調度等原因而出現頻繁中斷、甚至長時間處于中斷狀態的一類網絡。針對DTN具有的時延高、割裂頻繁、節點能量受限、以及節點移動性等特點，通過對DTN中基于復制策略的單播路由策略進行分類和比較，提出了如何優化DTN單播路由算法、提高網絡傳輸率的建議。
標簽： 容遲網絡 策略 路由 算法研究
上傳時間： 2013-11-24
上傳用戶：xiaojie
這是s3c4510原廠開發版的cdrom內容，但是因為原廠停產，所以已經下載不到，得來不易，是arm初學者必備文檔。
標簽： s3c4510 cdrom
上傳時間： 2014-02-12
上傳用戶：偷心的海盜
本章將介紹Windows CE 的儲存管理。我們將本章內容分為兩大部分，前半部會依序介紹 Windows CE的檔案系統類型、 Windows CE儲存管理結構和每一個層次、以及如何自行開發檔案系統並載入之，後半部則以Ramdisk上的檔案系統為例，實際分析儲存管理相關的原始程式碼與資料型態。
標簽： Windows 分 CE
上傳時間： 2015-07-01
上傳用戶：685
動態連結程式庫 (DLL) 一直以來都是Windows的重要基礎，Windows CE也不例外。DLL對作業系統十分重要，本節的內容主要是分析loader.c中的程式碼，它負責載入EXE和DLL。這裏要討論的是關於DLL的部分
標簽： Windows DLL 程式
上傳用戶：vodssv
摩托羅拉V3FLASH源文件下載，包含整個網站內容，式直得參考的動話
標簽： V3FLASH 摩托
上傳時間： 2014-01-12
上傳用戶：1966640071
主要內容介紹 Allegro 如何載入 Netlist，進而認識新式轉法和舊式轉法有何不同及優缺點的分析，透過本章學習可以對 Allegro 和 Capture 之間的互動關係，同時也能體驗出 Allegro 和 Capture 同步變更屬性等強大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉入動作只是針對由 Capture（線路圖部分）產生的 Netlist 轉入 Allegro（Layout部分）1． 在 OrCAD Capture 中設計好線路圖。2． 然後由 OrCAD Capture 產生 Netlist（annotate 是在進行線路圖根據第五步產生的資料進行編改）。 3． 把產生的 Netlist 轉入 Allegro（layout 工作系統）。 4． 在 Allegro 中進行 PCB 的 layout。 5． 把在 Allegro 中產生的 back annotate（Logic）轉出（在實際 layout 時可能對原有的 Netlist 有改動過），並轉入 OrCAD Capture 裏進行回編。
標簽： cadence allegro
上傳時間： 2022-04-28
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