擴頻通信系統與常規的通信系統相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優點。在近年來得到了迅速的發展。本論文主要討論和實現了基于FPGA的直接序列擴頻信號的解擴解調處理。論文對該直擴通信系統和FPGA設計方法進行了相關研究，最后用Altera公司的最新的FPGA開發平臺Quarus Ⅱ5.0實現了相關設計。 整個系統分為兩個部分，發送部分和接收部分。發送部分主要有串并轉換、差分卷積編碼、PN碼擴頻、QPSK調制、成型濾波等模塊。接收部分主要有前端抗干擾、數字下變頻、解擴解調等模塊。 論文首先介紹了擴頻通信系統的特點以及相關技術的國內外發展現狀，并介紹了本論文的研究思路和內容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結合實際需要，設計了一種零中頻DSSS解調解擴方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數字外差調制的自適應陷波器來進行前端窄帶干擾抑制處理，用基于自適應門限技術的滑動相關捕獲和分時復用單相關器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環來減少載波提取的算法復雜度，用改進型CORDIC算法實現NCO來方便的進行擴展。 接著，論文給出了系統總體設計和發送及接受子系統的各個功能模塊的實現分析以及在Quartus Ⅱ5.0上的實現細節，給出了仿真結果。 然后論文介紹了整個系統的硬件電路設計和它在真實系統中連機調試所得到的測試結果，結果表明該系統具有性能穩定，靈活性好，生產調試容易，體積小，便于升級等特點并且達到課題各項指標的要求。 最后是對論文工作的一些總結和對今后工作的展望。
上傳時間： 2013-05-23
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擴頻通信系統與常規的通信系統相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優點。在近年來得到了迅速的發展。本論文主要討論和實現了基于FPGA的直接序列擴頻信號的解擴解調處理。論文對該直擴通信系統和FPGA設計方法進行了相關研究，最后用Altera公司的最新的FPGA開發平臺Quarus Ⅱ5.0實現了相關設計。 整個系統分為兩個部分，發送部分和接收部分。發送部分主要有串并轉換、差分卷積編碼、PN碼擴頻、QPSK調制、成型濾波等模塊。接收部分主要有前端抗干擾、數字下變頻、解擴解調等模塊。 論文首先介紹了擴頻通信系統的特點以及相關技術的國內外發展現狀，并介紹了本論文的研究思路和內容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結合實際需要，設計了一種零中頻DSSS解調解擴方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數字外差調制的自適應陷波器來進行前端窄帶干擾抑制處理，用基于自適應門限技術的滑動相關捕獲和分時復用單相關器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環來減少載波提取的算法復雜度，用改進型CORDIC算法實現NCO來方便的進行擴展。 接著，論文給出了系統總體設計和發送及接受子系統的各個功能模塊的實現分析以及在Quartus Ⅱ5.0上的實現細節，給出了仿真結果。 然后論文介紹了整個系統的硬件電路設計和它在真實系統中連機調試所得到的測試結果，結果表明該系統具有性能穩定，靈活性好，生產調試容易，體積小，便于升級等特點并且達到課題各項指標的要求。 最后是對論文工作的一些總結和對今后工作的展望。
上傳時間： 2013-07-04
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·摘要： 以電機控制專用芯片TMS320F240DSP為控制核心,空間矢量脈寬調制(SVPWM)技術為理論依據,設計了一款高性價比的全數字小功率變頻器;采用現代電力電子變換技術(AC-DC-AC)和高級數字信號處理器等技術,給出了一種小功率通用變頻器的設計方案和詳細硬件軟件設計過程,利用軟件實現了七段式SVPWM的生成,通過實驗說明,所提出并設計的這種新型變頻器結構簡單,經濟實用,具有良
上傳時間： 2013-04-24
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數字水印是數字信息安全領域研究的一個熱點。小波變換算法以其多分辨率分析的特性在應用數學方面取得了一定的發展。文中結合小波算法，在數字圖像的低頻域中采用分塊方法來嵌入數字水印，改進了小波多尺度分解算法，通過實驗說明，該數字水印算法對數字水印的穩定性效果明顯
上傳時間： 2013-11-08
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摘要: 介紹了時鐘分相技術并討論了時鐘分相技術在高速數字電路設計中的作用。 關鍵詞: 時鐘分相技術; 應用 中圖分類號: TN 79 文獻標識碼:A 文章編號: 025820934 (2000) 0620437203 時鐘是高速數字電路設計的關鍵技術之一, 系統時鐘的性能好壞, 直接影響了整個電路的 性能。尤其現代電子系統對性能的越來越高的要求, 迫使我們集中更多的注意力在更高頻率、 更高精度的時鐘設計上面。但隨著系統時鐘頻率的升高。我們的系統設計將面臨一系列的問 題。 1) 時鐘的快速電平切換將給電路帶來的串擾(Crosstalk) 和其他的噪聲。 2) 高速的時鐘對電路板的設計提出了更高的要求: 我們應引入傳輸線(T ransm ission L ine) 模型, 并在信號的匹配上有更多的考慮。 3) 在系統時鐘高于100MHz 的情況下, 應使用高速芯片來達到所需的速度, 如ECL 芯 片, 但這種芯片一般功耗很大, 再加上匹配電阻增加的功耗, 使整個系統所需要的電流增大, 發 熱量增多, 對系統的穩定性和集成度有不利的影響。 4) 高頻時鐘相應的電磁輻射(EM I) 比較嚴重。 所以在高速數字系統設計中對高頻時鐘信號的處理應格外慎重, 盡量減少電路中高頻信 號的成分, 這里介紹一種很好的解決方法, 即利用時鐘分相技術, 以低頻的時鐘實現高頻的處 理。 1 時鐘分相技術 我們知道, 時鐘信號的一個周期按相位來分, 可以分為360°。所謂時鐘分相技術, 就是把 時鐘周期的多個相位都加以利用, 以達到更高的時間分辨。在通常的設計中, 我們只用到時鐘 的上升沿(0 相位) , 如果把時鐘的下降沿(180°相位) 也加以利用, 系統的時間分辨能力就可以 提高一倍(如圖1a 所示)。同理, 將時鐘分為4 個相位(0°、90°、180°和270°) , 系統的時間分辨就 可以提高為原來的4 倍(如圖1b 所示)。 以前也有人嘗試過用專門的延遲線或邏輯門延時來達到時鐘分相的目的。用這種方法產生的相位差不夠準確, 而且引起的時間偏移(Skew ) 和抖動 (J itters) 比較大, 無法實現高精度的時間分辨。 近年來半導體技術的發展, 使高質量的分相功能在一 片芯片內實現成為可能, 如AMCC 公司的S4405, CY2 PRESS 公司的CY9901 和CY9911, 都是性能優異的時鐘 芯片。這些芯片的出現, 大大促進了時鐘分相技術在實際電 路中的應用。我們在這方面作了一些嘗試性的工作: 要獲得 良好的時間性能, 必須確保分相時鐘的Skew 和J itters 都 比較小。因此在我們的設計中, 通常用一個低頻、高精度的 晶體作為時鐘源, 將這個低頻時鐘通過一個鎖相環(PLL ) , 獲得一個較高頻率的、比較純凈的時鐘, 對這個時鐘進行分相, 就可獲得高穩定、低抖動的分 相時鐘。 這部分電路在實際運用中獲得了很好的效果。下面以應用的實例加以說明。2 應用實例 2. 1 應用在接入網中 在通訊系統中, 由于要減少傳輸 上的硬件開銷, 一般以串行模式傳輸 圖3 時鐘分為4 個相位 數據, 與其同步的時鐘信號并不傳輸。 但本地接收到數據時, 為了準確地獲取 數據, 必須得到數據時鐘, 即要獲取與數 據同步的時鐘信號。在接入網中, 數據傳 輸的結構如圖2 所示。 數據以68MBös 的速率傳輸, 即每 個bit 占有14. 7ns 的寬度, 在每個數據 幀的開頭有一個用于同步檢測的頭部信息。我們要找到與它同步性好的時鐘信號, 一般時間 分辨應該達到1ö4 的時鐘周期。即14. 7ö 4≈ 3. 7ns, 這就是說, 系統時鐘頻率應在300MHz 以 上, 在這種頻率下, 我們必須使用ECL inp s 芯片(ECL inp s 是ECL 芯片系列中速度最快的, 其 典型門延遲為340p s) , 如前所述, 這樣對整個系統設計帶來很多的困擾。 我們在這里使用鎖相環和時鐘分相技術, 將一個16MHz 晶振作為時鐘源, 經過鎖相環 89429 升頻得到68MHz 的時鐘, 再經過分相芯片AMCCS4405 分成4 個相位, 如圖3 所示。 我們只要從4 個相位的68MHz 時鐘中選擇出與數據同步性最好的一個。選擇的依據是: 在每個數據幀的頭部(HEAD) 都有一個8bit 的KWD (KeyWord) (如圖1 所示) , 我們分別用 這4 個相位的時鐘去鎖存數據, 如果經某個時鐘鎖存后的數據在這個指定位置最先檢測出這 個KWD, 就認為下一相位的時鐘與數據的同步性最好(相關)。 根據這個判別原理, 我們設計了圖4 所示的時鐘分相選擇電路。 在板上通過鎖相環89429 和分相芯片S4405 獲得我們所要的68MHz 4 相時鐘: 用這4 個 時鐘分別將輸入數據進行移位, 將移位的數據與KWD 作比較, 若至少有7bit 符合, 則認為檢 出了KWD。將4 路相關器的結果經過優先判選控制邏輯, 即可輸出同步性最好的時鐘。這里, 我們運用AMCC 公司生產的 S4405 芯片, 對68MHz 的時鐘進行了4 分 相, 成功地實現了同步時鐘的獲取, 這部分 電路目前已實際地應用在某通訊系統的接 入網中。 2. 2 高速數據采集系統中的應用 高速、高精度的模擬- 數字變換 (ADC) 一直是高速數據采集系統的關鍵部 分。高速的ADC 價格昂貴, 而且系統設計 難度很高。以前就有人考慮使用多個低速 圖5 分相技術應用于采集系統 ADC 和時鐘分相, 用以替代高速的ADC, 但由 于時鐘分相電路產生的相位不準確, 時鐘的 J itters 和Skew 比較大(如前述) , 容易產生較 大的孔徑晃動(Aperture J itters) , 無法達到很 好的時間分辨。 現在使用時鐘分相芯片, 我們可以把分相 技術應用在高速數據采集系統中: 以4 分相后 圖6 分相技術提高系統的數據采集率 的80MHz 采樣時鐘分別作為ADC 的 轉換時鐘, 對模擬信號進行采樣, 如圖5 所示。 在每一采集通道中, 輸入信號經過 緩沖、調理, 送入ADC 進行模數轉換, 采集到的數據寫入存儲器(M EM )。各個 采集通道采集的是同一信號, 不過采樣 點依次相差90°相位。通過存儲器中的數 據重組, 可以使系統時鐘為80MHz 的采 集系統達到320MHz 數據采集率(如圖6 所示)。 3 總結 靈活地運用時鐘分相技術, 可以有效地用低頻時鐘實現相當于高頻時鐘的時間性能, 并 避免了高速數字電路設計中一些問題, 降低了系統設計的難度。
上傳時間： 2013-12-17
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LPC210X定時器初始化小工具
上傳時間： 2013-11-02
上傳用戶：ZOULIN58
STM32，5110液晶顯示聲納探魚器200KHz，帶電路圖，精確到厘米 MC34063升壓，大聲壓發射，實際板子上濾波電路沒要（電路圖上的濾波電阻電容電感沒焊，開路或者短路）。一般200KHz的換能器在水里面的耦合比較好，在空氣中發射出來的（或者接收的）強度很低。 用的MOSFET Relay，contact和release時間都可以做到很小，不過選的是比較低端器件，所以最近測量距離為70cm。 開源啦開源啦 架構為狀態機+任務流，Task都是放在函數指針數組里面的 Task分兩種，routine的和錯誤處理的 5110液晶的SPI用的DMA 基本上STM32和C語言高階的特征都用上了，稍微修改直接可以商用 Open Issue 偶爾會hardware fault或者memory fault，然后watchdog重啟， 應該比較好解決，仔細檢查下就好 有什么問題代碼的file comment里面有我聯系地址 有能搞到好的器件也請知會我，多謝了 接下來準備把它裝到船模上，用以前四軸的那套東西，就看什么時候有時間了
上傳時間： 2013-10-28
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附件是51mini仿真器中文使用手冊，其中包括有51mini的驅動，USB安裝指南及USB驅動程序。 2003 年 SST 公司推出了 SST89C54/58 芯片，并且在官方網站公布了單片機仿真程序，配合 KEIL 可以實現標 準 51 內核芯片的單步調試等等，從而實現了一個簡單的 51 單片機仿真方案，將仿真器直接拉低到一顆芯片的價 格。 但是， 1 分錢 1 分貨，這個仿真方案由于先天的缺陷存在若干重大問題： 占用 p30,p31 端口 占用定時器 2 占用 8 個 sp 空間 運行速度慢 最高通信速度只有 38400，無法運行 c 語言程序。（由于 c 語言程序會調用庫文件，每單步一次 的時間足夠你吃個早飯） 所以，網上大量銷售的這種這種仿真器最多只能仿真跑馬燈等簡單程序，并沒有實際使用價值。51mini 是深 圳市學林電子有限公司開發生產的具有自主知識產權的新一代專業仿真器，采用雙 CPU 方案，一顆負責和 KEIL 解 釋，另外一顆負責運行用戶程序，同時巧妙利用 CPU 的 P4 口通信，釋放 51 的 P30,P31，完美解決了上述問題， 體積更小，是目前價格最低的專業級別 51 單片機仿真器，足以勝任大型項目開發。 51mini仿真器創新設計： 1 三明治夾心雙面貼片，體積縮小到只有芯片大小，真正的“嵌入式”結構。 2 大量采用最新工藝和器件，全貼片安裝，進口鉭電容，貼片電解。 3 采用快恢復保險，即便短路也可有效保護。 4 單 USB 接口，無需外接電源和串口，臺式電腦、無串口的筆記本均適用。三 CPU 設計，采用仿真芯片＋監控 芯片＋USB 芯片結構，是一款真正獨立的仿真器，不需要依賴開發板運行。 5 下載仿真通訊急速 115200bps，較以前版本提高一個數量級(10 倍以上)，單步運行如飛。 6 不占資源，無限制真實仿真（32 個 IO、串口、T2 可完全單步仿真），真實仿真 32 條 IO 腳，包括任意使用 P30 和 P31 口。 7 兼容 keilC51 UV2 調試環境支持單步、斷點、隨時可查看寄存器、變量、IO、內存內容。可仿真各種 51 指 令兼容單片機，ATMEL、Winbond、INTEL、SST、ST 等等。可仿真 ALE 禁止，可仿真 PCA，可仿真雙 DPTR，可仿真 硬件 SPI。媲美 2000 元級別專業仿真器！ 8 獨創多聲響和 led 指示實時系統狀態和自檢。 9 獨創長按復位鍵自動進入脫機運行模式，這時仿真機就相當于目標板上燒好的一個芯片，可以更加真實的運 行。這種情況下實際上就變了一個下載器，而且下次上電時仍然可以運行上次下載的程序。 USB 驅動的安裝 第一步：用隨機 USB 通訊電纜連接儀器的 USB 插座和計算機 USB口；顯示找到新硬件向導，選擇“從列表或指定位置安裝（高級）”選項，進入下一步； 第二步：選擇“在搜索中包括這個位置”，點擊“瀏覽”，定位到配套驅動光盤的驅動程序文件夾，如 E:\驅動程序\XLISP 驅動程序\USBDRIVER2.0\，進入下一步； 第三步：彈出“硬件安裝”對話框，如果系統提示“沒有通過Windows 徽標測試…”，不用理會，點擊“仍然繼續”，向導即開始安裝軟件；然后彈出“完成找到新硬件向導”對話框，點擊完成。 第四步：系統第二次彈出“找到新的硬件向導”對話框，重復以上幾個步驟； 右下角彈出對話框“新硬件已安裝并可以使用了”，表明 USB 驅動已成功安裝。你可以進入系統的：控制面板\系統\硬件\設備管理器中看到以下端口信息， 表示系統已經正確的安裝了 USB 驅動。
上傳時間： 2013-11-02
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陷波器是無限沖擊響應(IIR)數字濾波器，該濾波器可以用以下常系數線性差分方程表示：ΣΣ==−−−=MiNiiiinybinxany01)()()( (1)式中： x(n)和y(n)分別為輸人和輸出信號序列；和為濾波器系數。 iaib對式(1)兩邊進行z變換，得到數字濾波器的傳遞函數為： ΠΠΣΣ===−=−−−==NiiMiiNiiiMiiipzzzzbzazH1100)()()( (2)式中：和分別為傳遞函數的零點和極點。 izip由傳遞函數的零點和極點可以大致繪出頻率響應圖。在零點處，頻率響應出現極小值；在極點處，頻率響應出現極大值。因此可以根據所需頻率響應配置零點和極點，然后反向設計帶陷數字濾波器。考慮一種特殊情況，若零點在第1象限單位圓上，極點在單位圓內靠近零點的徑向上。為了防止濾波器系數出現復數，必須在z平面第4象限對稱位置配置相應的共軛零點、共軛極點。 izip∗iz∗ip這樣零點、極點配置的濾波器稱為單一頻率陷波器，在頻率ωo處出現凹陷。而把極點設置在零的的徑向上距圓點的距離為l-μ處，陷波器的傳遞函數為： ))1()()1(())(()(2121zzzzzzzzzHμμ−−−−−−= (3)式(3)中μ越小，極點越靠近單位圓，則頻率響應曲線凹陷越深，凹陷的寬度也越窄。當需要消除窄帶干擾而不能對其他頻率有衰減時，陷波器是一種去除窄帶干擾的理想數字濾波器。當要對幾個頻率同時進行帶陷濾波時，可以按(2)式把幾個單獨頻率的帶陷濾波器(3)式串接在一起。一個例子：設有一個輸入，它
上傳時間： 2013-10-18
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無線感測器已變得越來越普及，短期內其開發和部署數量將急遽增加。而無線通訊技術的突飛猛進，也使得智慧型網路中的無線感測器能夠緊密互連。此外，系統單晶片(SoC)的密度不斷提高，讓各式各樣的多功能、小尺寸無線感測器系統相繼問市。儘管如此，工程師仍面臨一個重大的挑戰：即電源消耗。
上傳時間： 2013-10-30
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