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幫助學習作業系統的 一些資料 我需要獲得3的 積分 請有興趣者可看
標簽： struct
上傳時間： 2016-06-14
上傳用戶：fp4397251
rev2021很經典的版本。有原始碼，適合研究學習。
標簽： 2021 rev
上傳時間： 2018-04-20
上傳用戶：759347094
搬運
標簽： 模擬 小霸王
上傳時間： 2020-06-12
上傳用戶：cr534592158
FEMA教材，需要學習潛在失效模式分析的人員可以參考
標簽： FMEA 手冊
上傳時間： 2020-12-21
上傳用戶：
設計高速電路必須考慮高速訊 號所引發的電磁干擾、阻抗匹配及串音等效應，所以訊號完整性 (signal integrity)將是考量設計電路優劣的一項重要指標，電路日異複雜必須仰賴可 靠的軟體來幫忙分析這些複雜的效應，才比較可能獲得高品質且可靠的設計， 因此熟悉軟體的使用也將是重要的研究項目之一。另外了解高速訊號所引發之 各種效應(反射、振鈴、干擾、地彈及串音等)及其克服方法也是研究高速電路 設計的重點之一。目前高速示波器的功能越來越多，使用上很複雜，必須事先 進修學習，否則無法全盤了解儀器之功能，因而無法有效發揮儀器的量測功能。 其次就是高速訊號量測與介面的一些測試規範也必須熟悉，像眼圖分析，探針 效應，抖動(jitter)測量規範及高速串列介面量測規範等實務技術，必須充分 了解研究學習，進而才可設計出優良之教學教材及教具。
標簽： 高速電路
上傳時間： 2021-11-02
上傳用戶：jiabin
主要內容介紹 Allegro 如何載入 Netlist，進而認識新式轉法和舊式轉法有何不同及優缺點的分析，透過本章學習可以對 Allegro 和 Capture 之間的互動關係，同時也能體驗出 Allegro 和 Capture 同步變更屬性等強大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉入動作只是針對由 Capture（線路圖部分）產生的 Netlist 轉入 Allegro（Layout部分）1． 在 OrCAD Capture 中設計好線路圖。2． 然後由 OrCAD Capture 產生 Netlist（annotate 是在進行線路圖根據第五步產生的資料進行編改）。 3． 把產生的 Netlist 轉入 Allegro（layout 工作系統）。 4． 在 Allegro 中進行 PCB 的 layout。 5． 把在 Allegro 中產生的 back annotate（Logic）轉出（在實際 layout 時可能對原有的 Netlist 有改動過），並轉入 OrCAD Capture 裏進行回編。
標簽： cadence allegro
上傳時間： 2022-04-28
上傳用戶：kingwide
清華大學的數據結構講義,經典的書籍,照這個講義複習,一切ok
標簽：
上傳時間： 2015-03-31
上傳用戶：it男一枚
這個程序列使用一些小技巧來讀取一個手寫板的數據。這個手寫板是從市面上買回來的﹐沒有修改任何硬體﹐只須接上主機﹐啟動程式﹐用手寫板書寫﹐這個程序就會顯示從手寫板上輸出的數據
標簽： 程序 修改 程式
上傳時間： 2015-04-26
上傳用戶：cjf0304
組合語言的大數加減乘除 適合組語初學者訓練計算機科學的運算邏輯
上傳時間： 2015-05-01
上傳用戶：waitingfy
手機撥接上網一個小範例希望能對大家有幫助
標簽： 家
上傳時間： 2015-07-23
上傳用戶：yd19890720
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