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提出了一種將堆棧空間劃分為任務棧和中斷嵌套棧的設計結構，使堆棧空間最小化。采用VHDL硬件語言，在FPGA設備上模擬實現了具有自動檢驗功能的棧空間管理器。棧空間管理器由不同功能的邏輯模塊組成，主要闡述了狀態控制邏輯模塊和地址產生邏輯模塊的設計方法。
上傳時間： 2014-12-28
上傳用戶：plsee
前言 為了配合《計算機組成原理》課程的教學工作，使學生能夠順利完成相應課程所要求的實驗內容，編寫此實驗指導書。本實驗指導書適合于開設《計算機組成原理》及其相關課程的本專科學生使用。在進行課程實驗時，實驗指導教師可以針對不同的教學要求，根據具體情況對相關實驗內容進行選擇。本書共分為三個部分組成，學生做實驗之前必須認真閱讀第一部分，了解TEC-2實驗系統聯機指南及實驗過程中的注意事項。第二部分是學生必做的基礎實驗部分，包括運算器實驗、主存儲器擴展實驗及并行接口I/O實驗。通過基礎實驗部分，使學生對運算器的工作過程有一定的認識；主存儲器擴展實驗，學生可通過動手過程熟悉存儲器的字擴展和位擴展的連線方式及其讀寫操作；并行接口I/O實驗中，學生可熟悉一級中斷及中斷的調用及返回。通過基礎實驗項目，對學生深入理解課堂所學的理論知識，提高學生實驗動手能力能起到較好的作用。第三部分是綜合實驗，包括多級中斷實驗和微程序控制實驗。該部分實驗是一級中斷實驗的基礎上增加為多級中斷，使學生加深對中斷優先級、排隊、嵌套等概念的理解；實驗指導教師根據情況選擇其中的內容開展實驗。在本書的編寫過程中得到了內蒙古農業大學計算機與信息工程學院部分教師的大量支持和幫助，在此表示深切的感謝。由于時間和水平有限，本書中可能存在一些不足甚至錯誤之處，懇切希望讀者提出寶貴意見，供今后再版時進一步改進與完善。
上傳時間： 2013-11-21
上傳用戶：1583060504
Cortex-M3 是ARM 公司為要求高性能(1.25 Dhrystone MIPS/MHz)、低成本、低功耗的嵌入式應用專門設計的內核。STM32 系列產品得益于Cortex-M3 在架構上進行的多項改進，包括提升性能的同時又提高了代碼密度的Thumb-2 指令集和大幅度提高中斷響應的緊耦合嵌套向量中斷控制器，所有新功能都同時具有業界最優的功耗水平。本系統是基于Cortex-M3 內核的STM32 微控制器的mp3 播放器，在硬件方面主要有VS1053硬件音頻解碼器和12864 點陣液晶屏，在軟件方面主要有VS1053 的驅動，SD 卡工作在SPI 模式下的讀寫驅動，FAT 文件系統的移植，12864 液晶的驅動，嵌入式操作系統ucOSii 的移植以及嵌入式圖形管理器ucGUI 的移植。整個設計過程包括電子系統的設計技術及調試技術，包括需求分析，原理圖的繪制，pcb 板的繪制，制版，器件采購，安裝，焊接，硬件調試，軟件模塊編寫，軟件模塊測試，系統整體測試等整個開發調試過程。
上傳時間： 2013-11-19
上傳用戶：shaoyun666
使用內聯匯編可以在 C/C++ 代碼中嵌入匯編語言指令，而且不需要額外的匯編和連接步驟。在 Visual C++ 中，內聯匯編是內置的編譯器，因此不需要配置諸如 MASM 一類的獨立匯編工具。這里，我們就以 Visual Studio .NET 2003 為背景，介紹在 Visual C++ 中使用內聯匯的相關知識（如果是早期的版本，可能會有些許出入）。 內聯匯編代碼可以使用 C/C++ 變量和函數，因此它能非常容易地整合到 C/C++ 代碼中。它能做一些對于單獨使用 C/C++ 來說非常笨重或不可能完成的任務。
上傳時間： 2013-11-06
上傳用戶：zhaiye
Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
上傳用戶：cppersonal
提出了一種將堆棧空間劃分為任務棧和中斷嵌套棧的設計結構，使堆棧空間最小化。采用VHDL硬件語言，在FPGA設備上模擬實現了具有自動檢驗功能的棧空間管理器。棧空間管理器由不同功能的邏輯模塊組成，主要闡述了狀態控制邏輯模塊和地址產生邏輯模塊的設計方法。
上傳時間： 2013-11-08
上傳用戶：jiangfire
針對在火箭發動機測試中，溫度與推壓力不同采集方式的問題，采用LabView虛擬儀器平臺，設計了一套采集系統。通過分屏顯示、采集模塊嵌套等方法，解決了多種采集方式兼容的問題；通過事先設置數據存儲路徑，進行及時存儲的方法，解決了異常情況丟失數據的問題。文中提到的系統具有擴展性強，用戶界面友好的特點。實踐證明能夠很好的完成測試采集任務
上傳時間： 2013-11-04
上傳用戶：huanglang
針對嵌入式軟件的特點及其對調試技術的要求，在比較常用的一些動態調試方法基礎上，提出了一種在線調試技術。在不影響系統運行環境和實時性要求的前提下，通過將數據臨時保存在數組中，自動生成文件或在外部觸發事件下生成文件的方式，實現對變量變化過程的動態跟蹤，并給出了具體設計流程圖。最后結合工程應用，通過對一類嵌套式數據丟包現象的排查過程，驗證了本方法的有效性和實際應用價值。
上傳時間： 2013-11-01
上傳用戶：mnacyf
數據庫實驗，建立一個簡單的數據庫，有打開、存儲、刪除、建立等值嵌套循環連接的功能。
上傳時間： 2013-12-25
上傳用戶：TRIFCT
一個簡單的應用程序，用來說明循環結構與分支結構的嵌套使用 * 程序功能：猜數游戲。定義被猜的數。通過鍵盤輸入進行猜數， * 如猜錯則顯示“**Wrong**”， “Too high”或“Too low ”； * 猜對則顯示“**Right**”后退出
標簽： 應用程序
上傳時間： 2014-01-16
上傳用戶：tuilp1a
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