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布線規(guī)則

FPGA布局算法研究和軟件實現(xiàn)

FPGA布局算法和軟件位于工藝映射和布線之間，是一個承上啟下的階段，對最終的布通率和時序都有著重要的影響。本論文的工作之一便是研究旨在提高布通率的布局算法。在研究了國內(nèi)外裝箱和布局算法的基礎(chǔ)上，本文提出了一種新的結(jié)合了裝箱的布局算法框架，并稱之為"低溫交替改善的"布局算法。其基本思想是，在模擬退火的低溫階段交替的優(yōu)化裝箱和布局。本文給了基于學術(shù)界標準布局布線軟件VPR的一個軟件實現(xiàn)，并且提出了低溫的判定條件以及一種新的選擇待交換邏輯單元的方法。采用三種不同的裝箱算法作為布局輸入，基于VPR的低溫交替改善的布局算法實現(xiàn)，在布通率上，比VPR分別提高了21.3％、15.5％、10.7％。而帶來的平均額外時間開銷不到20％。 FPGA布局軟件實現(xiàn)對整個FPGA CAD流程的運行效率，算法的可擴展性也有著不可忽視的影響?，F(xiàn)代FPGA有著多樣而復(fù)雜的邏輯和布線資源。而學術(shù)界的布局軟件'VPR所面向的FPGA卻只能處理十分簡單的FPGA結(jié)構(gòu)，對于宏、總線、多時鐘等實際應(yīng)用中很重要的部分都沒有考慮。本文提出了"邏輯單元層"的概念，用具有特定幾何結(jié)構(gòu)的邏輯單元層來統(tǒng)一處理多種類型的邏輯資源。針對相對位置約束在現(xiàn)代FPGA布局軟件中的重要地位，我們提出了一種處理相對位置約束的方法。這些討論均已經(jīng)在面向Xilinx SpartanⅡ芯片布局的原型系統(tǒng)中得到了實現(xiàn)，初步證實了這些方法的可擴展性和實用性。

標簽： FPGA 布局算法研究軟件實現(xiàn)

上傳時間： 2013-06-21

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FPGA布線算法的研究

現(xiàn)場可編程門陣列(FPGA)是一種可實現(xiàn)多層次邏輯器件?；赟RAM的FPGA結(jié)構(gòu)由邏輯單元陣列來實現(xiàn)所需要的邏輯函數(shù)。FPGA中，互連線資源是預(yù)先定制的，這些資源是由各種長度的可分割金屬線，緩沖器和．MOS管實現(xiàn)的，所以相對于ASIC中互連線所占用的面積更大。為了節(jié)省芯片面積，一般都采用單個MOS晶體管來連接邏輯資源。MOS晶體管的導(dǎo)通電阻可以達到千歐量級，可分割金屬線段的電阻相對于MOS管來說是可以忽略的，然而它和地之間的電容達到了0.1pf[1]。為了評估FPGA的性能，用HSPICE仿真模型雖可以獲得非常精確的結(jié)果，但是基于此模型需要花費太多的時間。這在基于時序驅(qū)動的工藝映射和布局布線以及靜態(tài)時序分析中都是不可行的。于是，非常迫切地需要一種快速而精確的模型。 FPGA中連接盒、開關(guān)盒都是由MOS管組成的。FPGA中的時延很大部分取決于互連，而MOS傳輸晶體管在互連中又占了很大的比重。所以對于MOS管的建模對FPGA時延估算有很大的影響意義。對于MOS管，Muhammad[15]采用導(dǎo)通電阻來代替MOS管，然后用。Elmore[3]時延和Rubinstein[4]時延模型估算互連時延。Elmore時延用電路的一階矩來近似信號到達最大值50％時的時延，而Rubinstein也是通過計算電路的一階矩估算時延的上下邊界來估算電路的時延，然而他們都是用來計算RC互連時延。傳輸管是非線性器件，所以沒有一個固定的電阻，這就造成了Elmore時延和Rubinstein時延模型的過于近似的估算，對整體評估FPGA的性能帶來負面因素。本論文提出快速而精確的現(xiàn)場可編程門陣列FPGA中的互連資源MOS傳輸管時延模型。首先從階躍信號推導(dǎo)出適合50％時延的等效電阻模型，然后在斜坡輸入的時候，給出斜坡輸入時的時延模型，并且給出等效電容的計算方法。結(jié)果驗證了我們精確的時延模型在時間上的開銷少的性能。在島型FPGA中，單個傳輸管能夠被用來作為互連線和互連線之間的連接，或者互連線和管腳之間的連接，如VPR把互連線和管腳作為布線資源，管腳只能單獨作為輸入或者輸出管腳，以致于它們不是一個線網(wǎng)的起點就是線網(wǎng)的終點。而這恰恰忽略了管腳實際在物理上可以作為互連線來使用的情況(VPR認為dogleg現(xiàn)象本身對性能提高不多)。本論文通過對dogleg現(xiàn)象進行了探索，并驗證了在使用SUBSET開關(guān)盒的情況下，dogleg能提高FPGA的布通率。

標簽： FPGA 布線法的研究

上傳時間： 2013-07-24

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FPGA布線研究與實現(xiàn)

現(xiàn)場可編程門陣列(FPGA)能夠減少電子系統(tǒng)的開發(fā)風險和開發(fā)成本，縮短上市時間，降低維護升級成本，故廣泛地應(yīng)用在電子系統(tǒng)中。最新的FPGA都采用了層次化的布線資源結(jié)構(gòu)，與以前的結(jié)構(gòu)發(fā)生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發(fā)適用于這種層次化的FPGA結(jié)構(gòu)并提高布線資源有效利用率的布線算法。同時由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時序問題。本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結(jié)構(gòu)描述方法，對FPGA功耗模型和時序模型進行了研究，實現(xiàn)了考慮FPGA功耗、布線資源利用率的布線算法。在FPGA結(jié)構(gòu)描述方面，本文在分析現(xiàn)代商用FPGA層次化結(jié)構(gòu)及學術(shù)上對FPGA描述方法的基礎(chǔ)上，提出一種基于Tile的FPGA結(jié)構(gòu)描述。由于基本Tile的重復(fù)性，采用該方法可以簡化FPGA結(jié)構(gòu)的描述，同時由于該方法是以硬件結(jié)構(gòu)為根據(jù)，為FPGA軟硬件提供了簡單而靈活的接口，該方法在原型系統(tǒng)中測試證明是正確的。在FPGA功耗模型方面，本文研究了ASIC中關(guān)于電路功耗計算的基本方法，并將其應(yīng)用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動態(tài)功耗模型和靜態(tài)功耗模型。動態(tài)功耗的計算采用基于節(jié)點狀態(tài)轉(zhuǎn)換率的開關(guān)級動態(tài)功耗計算和邏輯塊宏模型，靜態(tài)功耗則采用基于公式計算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達式計算模型。這些功耗模型將運用到我們后面的功耗計算和基于功耗驅(qū)動的布線算法中。在FPGA布線算法研究和實現(xiàn)方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結(jié)構(gòu)轉(zhuǎn)變?yōu)镕PGA布線程序可識別的布線資源圖的方法，并將基本的搜索算法運用的FPGA布線資源圖上，實現(xiàn)FPGA的基于布通率的布線算法。在此基礎(chǔ)上，借鑒了FPGA時序分析方法，將時序分析作為布線算法的一子模塊，對基于時序的布線算法進行了研究；同時采用了FPGA功耗模型，在布線算法實現(xiàn)中考慮了動態(tài)功耗的問題。最后在布線算法中實現(xiàn)兩種啟發(fā)式策略以提高可布線資源有效利用率。

標簽： FPGA 布線

上傳時間： 2013-04-24

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FPGA結(jié)構(gòu)和布局布線算法研究

論文設(shè)計了一種FPGA結(jié)構(gòu)描述方法，解決了FPGA建模問題。FPGA結(jié)構(gòu)描述方法包含邏輯單元信息，互連線信息等10部分。當采用不同的FPGA芯片進行布局布線時，只需要使用結(jié)構(gòu)描述方法重新定義這種FPGA芯片的結(jié)構(gòu)，不需要改變布局布線工具。為了配合FPGA編程下載，論文改進了劃分網(wǎng)表算法，能夠生成LUT配置信息文件。改進了布局布線算法，能夠支持更多的商用FPGA結(jié)構(gòu)特征，開發(fā)的布局布線工具在可布通性上和VPR接近，布局階段能夠減少21％的邏輯單元交換次數(shù)，它在布局布線之后生成內(nèi)部連接信息，布局信息和布線信息。這些信息提供給布局布線的下一階段編程下載必要的支持，可以生成位流文件下載到FPGA中。

標簽： FPGA 布局布線算法研究

上傳時間： 2013-07-29

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PROTEL99SE圖文教程全套免費下載

很多網(wǎng)友渴望自己設(shè)計電路原理圖（SCH）、電路板（PCB），同時希望從原始SCH到PCB自動布線、再到成品PCB電路板的設(shè)計周期可以縮短到1天以內(nèi)！是不是不可能呢？當然不是，因為現(xiàn)在的EDA軟件已經(jīng)達到了幾乎無所不能的地步！由于電子很重實踐，可以說，不曾親自設(shè)計過PCB電路板的電子工程師，幾乎是不可想象的。很多電子愛好者都有過學習PROTEL的經(jīng)歷，本人也是一樣，摸索的學習，耐心的體會，充分的體會什么是成功之母。不希望大家把不必要的時間浪費在學習PROTEL的初期操作上，在這里做這個教程是為了給渴望快速了解和操作PROTEL的初學者們一個走捷徑的機會，教程大家都可以看到，可以省走很多不必要的彎路及快速建立信心，網(wǎng)絡(luò)的魅力之一就在于學習的效率很高。由于本人的水平很有限，所以教程做的比較淺，就是教大家：1.畫畫簡單的原理圖（SCH）2.學會創(chuàng)建SCH零件 2.把原理圖轉(zhuǎn)換成電路板（PCB） 3.對PCB進行自動布線 4.學會創(chuàng)建PCB零件庫 5.學會一些常用的PCB高級技巧。鑒于此，如果您這方面已經(jīng)是水平很高的專業(yè)人士，無需看此教程。同時也愿這些簡單的圖片教程可以使大家在今后的電子電路設(shè)計之路上所向披靡。關(guān)于教程涉及軟件版本：此教程采用的樣板軟件是PROTEL99SE漢化版，99SE是PROTEL家族中目前最穩(wěn)定的版本，功能強大。采用了*.DDB數(shù)據(jù)庫格式保存文件，所有同一工程相關(guān)的SCH、PCB等文件都可以在同一*.DDB數(shù)據(jù)庫中并存，非常科學，利于集體開發(fā)和文件的有效管理。還有一個優(yōu)點就是自動布線引擎很強大。在雙面板的前提下，可以在很短的時間內(nèi)自動布通任何的超復(fù)雜線路！關(guān)于軟件的語言：采用的是主菜單漢化版，有少量的深層對話框是英文的，重要的細節(jié)部分都在教程中作了中文注釋，希望大家不要對少量的英文抱有恐懼的心理，敢于勝利是學習的一個前提。再就是不要太急于求成，有一顆平常心可以避免欲速則不達的問題。我可以向大家保證，等大家學會了自動布線，就會對設(shè)計PCB信心百倍。 5天（每天2小時），你就可以搞定PROTEL99SE的常規(guī)操作了。

標簽： PROTEL 99 SE 圖文教程

上傳時間： 2013-11-18

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高線性度元件簡化了直接轉(zhuǎn)換接收器的設(shè)計

凌力爾特公司的 LT®5575 直接轉(zhuǎn)換解調(diào)器實現(xiàn)了超卓線性度和噪聲性能的完美結(jié)合。

標簽： 高線性度元件直接轉(zhuǎn)換接收器

上傳時間： 2013-11-10

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電位計訊號轉(zhuǎn)換器

電位計訊號轉(zhuǎn)換器 AT-PM1-P1-DN-ADL 1．產(chǎn)品說明 AT系列轉(zhuǎn)換器/分配器主要設(shè)計使用于一般訊號迴路中之轉(zhuǎn)換與隔離；如 4~20mA、0~10V、熱電偶(Type K, J, E, T)、熱電阻(Rtd-Pt100Ω)、荷重元、電位計(三線式)、電阻(二線式)及交流電壓/電流等訊號，機種齊全。此款薄型設(shè)計的轉(zhuǎn)換器/分配器，除了能提供兩組訊號輸出（輸出間隔離）或24V激發(fā)電源供傳送器使用外，切換式電源亦提供了安裝的便利性。上方并設(shè)計了電源、輸入及輸出指示燈及可插拔式接線端子方便現(xiàn)場施工及工作狀態(tài)檢視。 2.產(chǎn)品特點可選擇帶指撥開關(guān)切換，六種常規(guī)輸出信號0-5V/0~10V/1~5V/2~10V/4~20mA/ 0~20mA 可自行切換。雙回路輸出完全隔離，可選擇不同信號。設(shè)計了電源、輸入及輸出LED指示燈，方便現(xiàn)場工作狀態(tài)檢視。規(guī)格選擇表中可指定選購0.1%精度 17.55mm薄型35mm導(dǎo)軌安裝。依據(jù)CE國際標準規(guī)范設(shè)計。 3.技術(shù)規(guī)格用途：信號轉(zhuǎn)換及隔離過載輸入能力：電流：10×額定10秒第二組輸出：可選擇輸入范圍：P1：0 Ω ~ 50.0 Ω / ~ 2.0 KΩ P2：0 Ω ~ 2.0 KΩ / ~ 100.0 KΩ 精確度: ≦±0.2% of F.S. ≦±0.1% of F.S. 偵測電壓：1.6V 輸入耗損: 交流電流:≤ 0.1VA; 交流電壓:≤ 0.15VA 反應(yīng)時間: ≤ 250msec (10%~90% of FS) 輸出波紋: ≤ ±0.1% of F.S. 滿量程校正范圍:≤ ±10% of F.S.，2組輸出可個別調(diào)整零點校正范圍:≤ ±10% of F.S.，2組輸出可個別調(diào)整隔離:AC 2.0 KV 輸出1與輸出2之間隔離抗阻：DC 500V 100MΩ 工作電源: AC 85~265V/DC 100~300V, 50/60Hz 或 AC/DC 20~56V (選購規(guī)格) 消耗功率: DC 4W, AC 6.0VA 工作溫度: 0~60 ºC 工作濕度: 20~95% RH, 無結(jié)露溫度系數(shù): ≤ 100PPM/ ºC (0~50 ºC) 儲存溫度: -10~70 ºC 保護等級: IP 42 振動測試: 1~800 Hz, 3.175 g2/Hz 外觀尺寸: 94.0mm x 94.0mm x 17.5mm 外殼材質(zhì): ABS防火材料，UL94V0 安裝軌道: 35mm DIN導(dǎo)軌 (EN50022) 重量: 250g 安全規(guī)范(LVD): IEC 61010 (Installation category 3) EMC: EN 55011:2002; EN 61326:2003 EMI: EN 55011:2002; EN 61326:2003 常用規(guī)格：AT-PM1-P1-DN-ADL 電位計訊號轉(zhuǎn)換器，一組輸出，輸入范圍：0 Ω ~ 50.0 Ω / ~ 2.0 KΩ，輸出一組輸出4-20mA，工作電源AC/DC20-56V

標簽： 電位計訊號轉(zhuǎn)換器

上傳時間： 2013-11-05

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Altium Designer 6 三維元件庫建模教程

Altium Designer 6 三維元件庫建模教程文檔名稱：AD系列軟件三維元件庫建模教程文檔描述：介紹在 AltiumDesigner集成開發(fā)平臺下三維模型建立和使用方法文檔版本：V1.0 作者：林加添（lineay）編寫時間：2009 年1 月 QQ:181346072 第一章：介紹在傳統(tǒng)的電子整機設(shè)計過程中，電路設(shè)計部門和結(jié)構(gòu)設(shè)計部門（或者由外部設(shè)計工作室設(shè)計）往往是被分為兩個完全獨立的部門，因此在新產(chǎn)品開發(fā)過程中，都是結(jié)構(gòu)設(shè)計好了，然后出內(nèi)部 PCB 位置圖給 PCB 工程師，而結(jié)構(gòu)工程師并不了解電路設(shè)計過程中一些要點。對 PCB布局一些高度較高元器件位置很多并不符合 PCB 工程師電路設(shè)計的要求。以至 PCB 工程師不得不將就結(jié)構(gòu)工程師所設(shè)計的元件布局。最后產(chǎn)品出來時，因為 PCB 布局不合理等各種因素，問題百出。這不僅影響產(chǎn)品開發(fā)速度。也會導(dǎo)致企業(yè)兩部門之間發(fā)生沖突。然而目前國內(nèi)大多的電子企業(yè)都是停留于這種狀態(tài)，關(guān)鍵原因目前電路部門和結(jié)構(gòu)部門沒有一個有效、快捷的軟件協(xié)作接口來幫助兩個部分之間更好協(xié)調(diào)工作、來有效提高工作效率。而面對競爭日益激烈的市場。時間就是金錢，產(chǎn)品開發(fā)周期加長而導(dǎo)致開發(fā)成本加劇，也延誤了產(chǎn)品上市的時間。這不僅降低了企業(yè)在市場的競爭力也加速了企業(yè)倒退的步伐。對于企業(yè)來說，都希望有一個有效的協(xié)調(diào)接口來加速整機的開發(fā)速度，從而提高產(chǎn)品

標簽： Designer Altium 元件庫建模

上傳時間： 2013-10-22

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手機PCB__LAYOUT設(shè)計注意事項，詳細說明

針對手機的高頻和射頻，說明手機PCB布板時的注意事項。

標簽： LAYOUT PCB 手機注意事項

上傳時間： 2013-11-15

上傳用戶：z240529971
多層板PCB設(shè)計時的EMI解決之道

解決EMI問題的辦法很多，現(xiàn)代的EMI抑制方法包括：利用EMI抑制涂層、選用合適的EMI抑制零配件和EMI仿真設(shè)計等。本文從最基本的PCB布板出發(fā)，討論PCB分層堆疊在控制EMI輻射中的作用和設(shè)計技巧。

標簽： PCB EMI 多層板計時

上傳時間： 2013-10-09

上傳用戶：sunshine1402