全橋變換器中磁通不平衡的抑制。
標簽： 全橋變換器 不平衡 磁通
上傳時間： 2013-10-22
上傳用戶：nunnzhy
介紹一種基于CSMC0.5 μm工藝的低溫漂高電源抑制比帶隙基準電路。本文在原有Banba帶隙基準電路的基礎上，通過采用共源共柵電流鏡結構和引入負反饋環路的方法，大大提高了整體電路的電源抑制比。 Spectre仿真分析結果表明：在-40~100 ℃的溫度范圍內，輸出電壓擺動僅為1.7 mV，在低頻時達到100 dB以上的電源抑制比（PSRR），整個電路功耗僅僅只有30 μA。可以很好地應用在低功耗高電源抑制比的LDO芯片設計中。
標簽： CMOS 高電源抑制 帶隙基準 電壓源
上傳時間： 2013-10-27
上傳用戶：thesk123
開關電源的尖峰抑制
標簽： 開關電源 尖峰抑制
上傳時間： 2013-10-15
上傳用戶：fudong911
介紹一種高電源抑制比帶隙基準電路的設計與驗證
標簽： 高電源抑制 帶隙基準 電路設計
上傳時間： 2013-10-08
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ESD靜電抑制資料。
標簽： ESD 靜電抑制器
上傳時間： 2013-10-14
上傳用戶：rishian
電源紋波的產生、危害、測量和抑制
標簽： 電源紋波 測量
上傳時間： 2013-10-31
上傳用戶：txfyddz
基于SMIC0.35 μm的CMOS工藝，設計了一種高電源抑制比，同時可在全工藝角下的得到低溫漂的帶隙基準電路。首先采用一個具有高電源抑制比的基準電壓，通過電壓放大器放大得到穩定的電壓，以提供給帶隙核心電路作為供電電源，從而提高了電源抑制比。另外，將電路中的關鍵電阻設置為可調電阻，從而可以改變正溫度電壓的系數，以適應不同工藝下負溫度系數的變化，最終得到在全工藝角下低溫漂的基準電壓。Cadence virtuoso仿真表明：在27 ℃下，10 Hz時電源抑制比（PSRR）-109 dB，10 kHz時（PSRR）達到-64 dB；在4 V電源電壓下，在-40～80 ℃范圍內的不同工藝角下，溫度系數均可達到5.6×10-6 V/℃以下。
標簽： CMOS 高電源抑制 工藝 基準電壓源
上傳時間： 2014-12-03
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開關電源的EMI產生的源頭以及抑制
標簽： EMI 開關電源
上傳時間： 2013-12-29
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文中提出了一種應用于印刷電路板的新穎二維電磁帶隙（MS-EBG）結構,其單位晶格由折線縫隙組合與正方形貼片橋接構成,以抑制同步開關噪聲。結果表明,抑制深度為-30 dB時,與傳統L-bridged EBG結構比較,新EBG結構的阻帶寬度增加1.3 GHz,相對帶寬提高了約10%,能夠有效抑制0.6～5.9 GHz的同步開關噪聲。
標簽： 同步開關噪聲 電磁 帶隙結構
上傳時間： 2013-11-07
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隨著變頻器的廣泛使用，系統的抗干擾技術變得越來越重要，其中接地是抑制干擾，提高系統電磁兼容性能的重要手段之一。正確的接地可以使系統有效地抑制外來的干擾，同時又能有效地降低系統本身對外的電磁騷擾。在實際應用中，由于系統電源的零線（中線）、地線（保護接地線和系統接地線）不分，系統的屏蔽地（控制信號的屏蔽地和主電路導線的屏蔽地）連接混亂，大大降低了系統的穩定性和可靠性。
標簽： 變頻器 控制系統 干擾 抗干擾
上傳時間： 2013-11-10
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