焊有元件的印制電路板在線測試是印制電路板生產過程中的一個重要環節，關系著整個電子產品的質量。本文在深入研究國內外印制電路板自動測試技術的基礎上，結合當前先進的電子技術，設計出一套高性能，低價位，小體積，便于攜帶和操作的印制電路板在線測試儀。 本文設計的在線測試儀系統包括控制器電路、信號發生電路、信號采集電路、元件測試電路、USB通信電路和開關矩陣電路等，其中控制器電路是以FPGA可編程控制芯片為核心，負責控制下位機其它所有電路的正常工作，并實現與上位機間的通信。 針對模擬元件的測試，本文首先探討了對印制電路板上模擬元件測試時的隔離原理，繼而詳細闡述了電阻、電容（電感）、二極管、三極管、運算放大器等的測試方法，并分別設計了硬件測試電路。因為測試時需向被測元件施加測試激勵信號，本文設計并完成了一信號發生電路，可輸出幅值可調的直流恒壓源信號和直流恒流源信號、幅值和頻率都可調的交流信號。 針對數字器件的測試，本文將數字器件分為兩種，一種為具有邊界掃描功能單元的器件，另一類為非邊界掃描器件，并分別對兩種類型的數字器件的測試原理和方法進行了詳細的描述，在文中給出了相關的硬件測試電路圖。 本設計中，所有測試激勵信號經測試電路后輸出的測試結果都是直流電壓信號，所以本文設計了一通用信號采集電路來完成對測試結果的取樣。本文還設計了開關矩陣電路，用于將被測印制電路板上的元件接入到測試電路中。對通信電路的設計，本文采用USB通信方式與上位機進行有效的數據交換，并通過USB接口芯片完成了硬件電路的設計。 在軟件方面，本文采用NiosⅡ C語言完成所有軟件設計，以協助硬件部分來完成對印制電路板的測試工作。 本文已完成各部分電路試驗及系統聯調，試驗證明設計達到了項目預定要求。
上傳時間： 2013-08-02
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51單片機綜合學習系統 ISP并口燒寫軟件
上傳時間： 2013-07-25
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隨著現代DSP、FPGA等數字芯片的信號處理能力不斷提高，基于軟件無線電技術的現代通信與信息處理系統也得到了更為廣泛的應用。軟件無線電的基本思想是以一個通用、標準、模塊化的硬件系統作為其應用平臺，把盡可能多的無線及個人通信和信號處理的功能用軟件來實現，從而將無線通信新系統、新產品的開發逐步轉移到軟件上來。另一方面，現代信號處理系統對數據的處理速度、處理精度和動態范圍的要求也越來越高，需要每秒完成幾千萬到幾百億次運算。因此研制具備高速實時信號處理能力的通用硬件平臺越來越受到業界的重視。 @@ 目前的高速實時信號處理系統一般均采用DSP+FPGA的架構，其中DSP主要負責完成系統通信和基帶信號處理算法，而FPGA主要完成信號預處理等前端算法，并提供系統常用的各種外部接口邏輯。本文的主要工作就在于完成通用型高速實時信號處理系統的FPGA軟件設計。 @@ 本文提出了一種基于多DSP與FPGA的通用高速實時信號處理系統的架構。綜合考慮各方面因素，作者選擇使用兩片ADSP-TS201浮點DSP以混合耦合模型構成系統信號處理核心；以Xilinx公司最新的高性能FPGA Virtex-5系列的XC5VLX50T提供系統所需的各種接口，包括與ADSP-TS201的高速Linkport接口以及SPI、UART、SPORT等常用外設接口。此外，作者還選擇了ADSP-BF533定點DSP加入系統當中以擴展系統音視頻信號處理能力，體現系統的通用性。 @@ 基于FPGA的嵌入式系統設計正逐漸成為現代FPGA應用的一個熱點。結合課題需要，作者以Xilinx公司的MicroBlze軟核處理器為核心在Virtex-5片內設計了一個嵌入式系統，完成了對CF卡、DDR2 SDRAM存儲器的讀寫控制，并利用片內集成的三態以太網MAC硬核模塊，實現了系統與上位PC機之間的以太網通信鏈路。此外，為擴展系統功能，適應未來可能的軟件升級，進一步提高系統的通用性，還將嵌入式實時操作系統μC/OS-II移植到MicroBlaze處理器上。 @@ 最后，作者介紹了基于Xilinx RocketIO GTP收發器的高速串行傳輸設計的關鍵技術和基本的設計方法，充分體現了目前高速實時信號處理系統的發展要求和趨勢。 @@關鍵詞：高速實時信號處理；FPGA；Virtex-5；嵌入式系統；MicroBlaze
上傳時間： 2013-05-17
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MPEG-2是MPEG組織在1994年為了高級工業標準的圖象質量以及更高的傳輸率所提出的視頻編碼標準，其優秀性使之成為過去十年應用最為廣泛的標準，也是未來十年影響力最為廣泛的標準之一。 本文以MPEG-2視頻標準為研究內容，建立系統級設計方案，設計FPGA原型芯片，并在FPGA系統中驗證視頻解碼芯片的功能。最后在0.18微米工藝下實現ASIC的前端設計。完成的主要工作包括以下幾個方面： 1.完成解碼系統的體系結構的設計，采用了自頂而下的設計方法，實現系統的功能單元的劃分；根據其視頻解碼的特點，確定解碼器的控制方式；把視頻數據分文幀內數據和幀間數據，實現兩種數據的并行解碼。 2.實現了具體模塊的設計：根據本文研究的要求，在比特流格式器模塊設計中提出了特有的解碼方式；在可變長模塊中的變長數據解碼采用組合邏輯外加查找表的方式實現，大大減少了變長數據解碼的時間；IQ、IDCT模塊采用流水的設計方法，減少數據計算的時間：運動補償模塊，針對模塊數據運算量大和訪問幀存儲器頻繁的特點，采用四個插值單元同時處理，增加像素緩沖器，充分利用并行性結構等方法來加快運動補償速度。 3.根據視頻解碼的參考軟件，通過解碼系統的仿真結果和軟件結果的比較來驗證模塊的功能正確性。最后用FPGA開發板實現了解碼系統的原型芯片驗證，取得了良好的解碼效果。 整個設計采用Verilog HDL語言描述，通過了現場可編程門陣列(FPGA)的原型驗證，并采用SIMC0.18μm工藝單元庫完成了該電路的邏輯綜合。經過實際視頻碼流測試，本文設計可以達到MPEG-2視頻主類主級的實時解碼的技術要求。
上傳時間： 2013-07-27
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現代數字信號處理對實時性提出了很高的要求，當最快的數字信號處理器(DSP)仍無法達到速度要求時，唯一的選擇是增加處理器的數目，或采用客戶定制的門陣列產品。隨著可編程邏輯器件技術的發展，具有強大并行處理能力的現場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優勢。本文以此為背景，研究了基于FPGA的快速傅立葉變換、數字濾波、相關運算等數字信號處理算法的高效實現。 首先，針對圖像聲納實時性的要求和FPGA片內資源的限制，設計了級聯和并行遞歸兩種結構的FFT處理器。文中詳細討論了利用流水線技術和并行處理技術提高FFT處理器運算速度的方法，并針對蝶形運算的特點提出了一些優化和改進措施。 其次，分析了具有相同結構的數字濾波和相關運算的特點，采用了有乘法器和無乘法器兩種結構實現乘累加(MAC)運算。無乘法器結構采用分布式算法(DA)，將乘法運算轉化為FPGA易于實現的查表和移位累加操作，顯著提高了運算效率。此外，還對相關運算的時域多MAC方法及頻域FFT方法進行了研究。 最后，完成了圖像聲納預處理模塊。在一片EP2S60上實現了對160路信號的接收、濾波、正交變換以及發送等處理。實驗表明，本論文所有算法均達到了設計要求。
上傳時間： 2013-06-09
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隨著人們對數字電視和數字視頻信息的需求越來越大，數字電視廣播在中國迅速的發展起來。近幾年，數字電視傳輸系統技術逐漸成熟，數字電視地面廣播（DTTB）傳輸標準也于2006年8月30號正式出臺。此標準技術是由我國多家單位聯合研究的，具有自主知識產權的數字地面電視傳輸標準。DTTB系統標準的研究與仿真，具有巨大的實用價值和廣闊的市場前景。 @@ 本文首先研究了地面數字電視廣播標準中平方根升余弦（SRRC）濾波器（滾降系數為0．05）的結構設計，介紹了一種適合在FPGA中實現的高階高速FIR濾波器的并行流水線結構。在本設計中，以CSD數優化濾波器系數，并運用簡化加法器圖（Reduced Adder Graph，RAG）算法進行改進，最后采用并行處理的轉置型流水線結構實現。 @@ 接著研究數字電視地面傳輸標準采用的傳輸技術-OFDM的基本概念和技術特點，并研究了清華大學提出的DMB-T方案中TDS-OFDM信號幀的組成結構以及相關原理。 @@ 最后，本文針對OFDM調制所需要的3780點FFT處理器進行研究。為了保證OFDM信號的采樣率和時域導頻的采樣率相同，以達到較好的同步性能，采用了3780個正交子載波的設計方案。在實現過程中，分析比較了多種算法的計算復雜性，設計出在硬件實現復雜度上進行優化的3780點FFT處理器的數據流流水線算法。之后，通過定點仿真比較各模塊輸出的動態范圍和概率分布，設計出定點字長的優化方案，并分析計算了這一處理器的輸出信噪比與內部各模塊字長的關系，進一步降低了硬件實現復雜性。 @@關鍵字：數字電視地面廣播傳輸（DTTB）；平方根升余弦濾波器（SRRC）；正交頻分復用調制（OFDM）；快速傅立葉變換（FFT）； 3780
上傳時間： 2013-04-24
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對于H.264視頻編碼系統，雖然單純用軟件也可以實現整個編碼過程，但是由于整個編碼系統的算法復雜度很高，里面又有大量的數學運算，使得軟件的計算能力差、速度慢，容易造成總線擁擠，所以單純地依靠軟件無法實現視頻編碼的要求。為了縮短整個編碼的時間，提高編碼系統的工作效率，有必要將軟件中耗費時間和資源較多的模塊用硬件來實現。本文正是基于上述的想法，通過使用FPGA豐富的內部資源來實現H.264的編碼。本系統流程是首先使用視頻解碼芯片SAA7113將從攝像頭傳輸過來的PAL制式數據轉換為ITU656格式的數字視頻數據，然后由FPGA讀取并進行預測、變換和編碼，最后將編碼生成的碼流通過USB接口發送到PC端進行解碼和顯示。
上傳時間： 2013-06-30
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高速大容量數據采集存儲技術在通信、航天、氣象、雷達等多個領域中擁有著廣泛應用。各領域科技與信息技術不斷發展，對數據的采集和傳輸速率要求越來越高，對數據存儲的速度和容量要求也越來越高。高速數據存儲主要包括存儲介質選取、存儲器控制、數據存儲和總線應用等，如何實時、高速、連續大量地采集存儲數據是一個關鍵性問題。 本文設計了一種基于FPGA控制的高速數據采集存儲系統。該系統選用符合ATA-6規范的IDE硬盤作為數據存儲介質，采用RAID0配置的磁盤陣列形式，并配合板載的128MB內存實現對數據的高速大容量穩定存儲。 該磁盤陣列同時管理五個IDE硬盤，平均數據流達到250MB/s，峰值傳輸速率達到500MB/s，也可以擴展更多硬盤構成大容量的磁盤陣列。系統采用PCI-9054橋芯片與計算機連接，可同時存儲四路AD數據，可以通過人機交互界面實時監控數據采集情況，在計算機上實現整個磁盤陣列的實時控制。
上傳時間： 2013-06-14
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Scaler是平板顯示器件(FPD，Flat Panel Display)中的重要組成部分，它將輸入源圖像信號轉換成與顯示屏固定分辨率一致的信號，并控制其顯示在顯示屏上。本文在研究圖像縮放算法和scaler在FPD中工作過程的基礎上，采用自上而下(Top-down)的設計方法，給出了scaler的設計及FPGA驗證。該scaler支持不同分辨率圖像的縮放，且縮放模式可調，也可以以IP core的形式應用于相關圖像處理芯片中。 圖像縮放內核是scaler的核心部分，它是scaler中的主要運算單元，完成圖像縮放的基本功能，它所采用的核心算法以及所使用的結構設計決定著縮放性能的優劣，也是控制芯片成本的關鍵。因此，本文從縮放內核的結構入手，對scaler的總體結構進行了設計；通過對圖像縮放中常用算法的深入研究提出了一種新的優化算法——矩形窗縮放算法，并對其計算進行分析和簡化，降低了計算的復雜度。FPGA設計中，采用列縮放與行縮放分開處理的結構，使用雙口RAM作為兩次縮放間的數據緩沖區。使用這種結構的優勢在于：行列縮放可以同時進行，數據處理的可靠性高、速度快：內核結構簡單明了,數據緩沖區大小合適，便于設計。此外，本文還介紹了其他輔助模塊的設計，包括DVI接口信號處理模塊、縮放參數計算與控制模塊以及輸出信號檢測與時序濾波模塊。 本設計使用Verilog HDL對各模塊進行了RTL級描述，并使用Quartus II7.2進行了邏輯仿真，最后使用Altera公司的FPGA芯片來進行驗證。通過邏輯驗證和系統仿真，證明該scaler的設計達到了預期的目標。對于不同分辨率的圖像，均可以在顯示屏上得到穩定的顯示。
上傳時間： 2013-05-30
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近紅外光譜法是血液成分無創檢測方法中的熱點，也是取得成果最多的方法之一。但是，個體差異和測量條件是影響近紅外光譜血液成分無創檢測的一個較突出的問題。而動態光譜法就是針對這個問題而提出的一種全新的近紅外無創血液成分濃度檢測方法。它從原理上消除了個體差異和測量條件等對光譜檢測的影響，為基于近紅外光譜法的血液成分無創檢測方法進入臨床應用去除了一個較為關鍵的障礙。因此，本文根據動態光譜檢測原理設計了基于FPGA的動態光譜數據采集系統。 在分析了動態光譜數據采集系統的性能要求后，采用DALSA的高性能線陣CCD IL-C6-2048C作為光電轉換器件；根據CCD輸出數據的高速度和信號微弱及含有噪聲等特點，選用了高速、高精度、并帶有相關雙采樣芯片的圖像處理芯片AD9826作為模數轉換器件；以FPGA及其內嵌的NIOSⅡ處理器作為核心控制器，并用LabVIEW對采集得到的數據進行顯示。 在FPGA中，利用Verilog HDL語言編寫了CCD和AD9826的控制時序；利用兩塊雙口RAM組成乒乓操作單元，實現高速數據的緩存，避免利用NiosⅡ處理器直接讀取時的頻繁中斷。將NIOSⅡ處理器系統嵌入到FPGA中，實現整個系統的管理。NiOSⅡ處理器利用中斷方式讀取緩存單元中的數據、經對數變換后傳遞給計算機。其中緩存數據的讀取及對數變換均采用自定義組件的方式將硬件單元添加到NIOSⅡ系統中，編程時直接調用。NIOSⅡ系統通過串口將處理后的數據傳遞給LabVIEW， LabVIEW對數據簡單處理后顯示，以實時觀察采樣數據是否正確。 最后對系統進行了實驗測試，實驗結果表明，系統能夠很好的采集并顯示數據，能夠初步完成光信號的檢測。
上傳時間： 2013-04-24
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