利用FPGA實現(xiàn)DDS經(jīng)過編譯沒有錯誤。編譯環(huán)境為QuartusII7.2
利用FPGA實現(xiàn)DDS經(jīng)過編譯沒有錯誤。編譯環(huán)境為QuartusII7.2，該環(huán)境集成了IP核，可以提高開發(fā)效率。...
并行環(huán)境技術(shù)資料
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如何利用CPLD與單片機實現(xiàn)并行I／O接口的擴展
]本文介紹了如何利用CPLD(復(fù)雜可編程邏輯器件)與單片機的結(jié)合實現(xiàn)并行I／\r\nO(輸入／輸出)接口的擴展。該設(shè)計與用8255做并行I／O接口相比，與單片機軟件完全兼容，\r\n同時擁有速度快，功...
一種基于FPGA 實現(xiàn)的全并行結(jié)構(gòu)FFT 設(shè)計方法
一種基于FPGA 實現(xiàn)的全并行結(jié)構(gòu)FFT 設(shè)計方法，采用全并行加流水結(jié)構(gòu), 可在一個時鐘節(jié)拍內(nèi)完成32 點FFT 運算的功能, 設(shè)計最高運算速度可達11ns...
CRC校驗碼并行計算的FPGA實現(xiàn),PDF打開
CRC校驗碼并行計算的FPGA實現(xiàn),PDF打開...
在嵌入式FPGA開發(fā)環(huán)境(ISE7.1)下的Huffman編解碼的程序
在嵌入式FPGA開發(fā)環(huán)境(ISE7.1)下的Huffman編解碼的程序....
HDTV視頻內(nèi)容在帶寬受限的廣播信道環(huán)境中傳送方法
HDTV視頻內(nèi)容創(chuàng)作的繁榮以及在帶寬受限的廣播信道環(huán)境中傳送這些視頻內(nèi)容的方法，不斷催生新的視頻壓縮標(biāo)準(zhǔn)和相關(guān)視頻圖像處理設(shè)備。...
VHDL 源程序 開發(fā)環(huán)境：MAXPLUS II 10.2
VHDL 源程序 開發(fā)環(huán)境：MAXPLUS II 10.2...
基于FPGA的快速并行FFT及其在空間太陽望遠鏡圖像鎖定系統(tǒng)中的應(yīng)用
基于FPGA的快速并行FFT及其在空間太陽望遠鏡圖像鎖定系統(tǒng)中的應(yīng)用...
EDA系統(tǒng)軟件ispDesignExpert System 環(huán)境下進行數(shù)字系統(tǒng)設(shè)計
本設(shè)計的基本要求是以復(fù)雜可編程邏輯器件CPLD為基礎(chǔ)，通過在EDA系統(tǒng)軟件ispDesignExpert System 環(huán)境下進行數(shù)字系統(tǒng)設(shè)計，熟練掌握該環(huán)境下的功能仿真，時間仿真，管腳鎖定和芯片下載...
Proteus環(huán)境下直流電機測速程序
Proteus環(huán)境下直流電機測速程序，包括顯示程序，直接可用...