可以自行開發ATMEL系列燒錄器,內容原理圖線路圖以及gerberfile提供自己做過可行
標簽： gerberfile ATMEL
上傳時間： 2017-01-17
上傳用戶：小碼農lz
電路板故障分析 維修方式介紹 ASA維修技術 ICT維修技術 沒有線路圖,無從修起 電路板太複雜,維修困難 維修經驗及技術不足 無法維修的死板,廢棄可惜 送電中作動態維修,危險性極高 備份板太多,積壓資金 送國外維修費用高,維修時間長 對老化零件無從查起無法預先更換 維修速度及效率無法提升,造成公司負擔,客戶埋怨 投資大量維修設備,操作複雜,績效不彰
標簽： 電路板維修 技術資料
上傳時間： 2013-10-26
上傳用戶：neu_liyan
上傳時間： 2013-11-09
上傳用戶：chengxin
EMI返回電流路徑設計
標簽： EMI 返回電流 路徑
上傳時間： 2013-10-12
上傳用戶：wang5829
主要內容介紹 Allegro 如何載入 Netlist，進而認識新式轉法和舊式轉法有何不同及優缺點的分析，透過本章學習可以對 Allegro 和 Capture 之間的互動關係，同時也能體驗出 Allegro 和 Capture 同步變更屬性等強大功能。Netlist 是連接線路圖和 Allegro Layout 圖檔的橋樑。在這裏所介紹的 Netlist 資料的轉入動作只是針對由 Capture（線路圖部分）產生的 Netlist 轉入 Allegro（Layout部分）1． 在 OrCAD Capture 中設計好線路圖。2． 然後由 OrCAD Capture 產生 Netlist（annotate 是在進行線路圖根據第五步產生的資料進行編改）。 3． 把產生的 Netlist 轉入 Allegro（layout 工作系統）。 4． 在 Allegro 中進行 PCB 的 layout。 5． 把在 Allegro 中產生的 back annotate（Logic）轉出（在實際 layout 時可能對原有的 Netlist 有改動過），並轉入 OrCAD Capture 裏進行回編。
標簽： cadence allegro
上傳時間： 2022-04-28
上傳用戶：kingwide
龍族全部地圖端口(地圖全開的Mapserver),path的路徑請按照自己電腦上的路徑設置
標簽： Mapserver path 端口
上傳時間： 2017-08-02
上傳用戶：han_zh
這是一個非常好的key scan and display控制電路和程式
標簽： display scan key and
上傳時間： 2015-03-06
上傳用戶：shus521
這是一堆verilog的source code.包含許多常用的小電路.還不錯用.
標簽： verilog source code
上傳時間： 2015-03-29
上傳用戶：lanwei
簡單的串列埠自我測試持式 測試硬體電路是否正確
標簽： 正
上傳時間： 2015-04-25
上傳用戶：FreeSky
完整的jpeg encoder verilog code,DCT部分採用1991 IEEE transection paper,利用skew circular convolution來實現精簡電路
標簽： convolution transection circular encoder
上傳時間： 2014-01-20
上傳用戶：waizhang
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