8051處理器自誕生起近30年來，一直都是嵌入式應(yīng)用的主流處理器，不同規(guī)模的805l處理器涵蓋了從低成本到高性能、從低密度到高密度的產(chǎn)品。該處理器極具靈活性，可讓開發(fā)者自行定義部分指令，量身訂制所需的功能模塊和外設(shè)接口，而且有標(biāo)準(zhǔn)版和經(jīng)濟(jì)版等多種版本可供選擇，可讓設(shè)計(jì)人員各取所需，實(shí)現(xiàn)更高性價比的結(jié)構(gòu)。如此多的優(yōu)越性使得8051處理器牢固地占據(jù)著龐大的應(yīng)用市場，因此研究和發(fā)展8051及與其兼容的接口具有極大的應(yīng)用前景。在眾多8051的外設(shè)接口中，I2C總線接口扮演著重要的角色。通用的12C接口器件，如帶12C總線的RAM，ROM，AD／DA，LCD驅(qū)動器等，越來越多地應(yīng)用于計(jì)算機(jī)及自動控制系統(tǒng)中。因此，本論文的根本目的就是針對如何在8051內(nèi)核上擴(kuò)展I2C外設(shè)接口進(jìn)行較深入的研究。 本課題項(xiàng)目采用可編程技術(shù)來開發(fā)805l核以及12C接口。由于8051內(nèi)核指令集相容，我們能借助在現(xiàn)有架構(gòu)方面的經(jīng)驗(yàn)，發(fā)揮現(xiàn)有的大量代碼和工具的優(yōu)勢，較快地完成設(shè)計(jì)。在8051核模塊里，我們主要實(shí)現(xiàn)中央處理器、程序存儲器、數(shù)據(jù)存儲器、定時／計(jì)數(shù)器、并行接口、串行接口和中斷系統(tǒng)等七大單元及數(shù)據(jù)總線、地址總線和控制總線等三大總線，這些都是標(biāo)準(zhǔn)8051核所具有的模塊。在其之上我們再嵌入12C的串行通信模塊，采用自下而上的方法，逐次實(shí)現(xiàn)一位的收發(fā)、一個字節(jié)的收發(fā)、一個命令的收發(fā)，直至實(shí)現(xiàn)I2C的整個通信協(xié)議。 8051核及I2C總線的研究通過可編程邏輯器件和一塊外圍I2C從設(shè)備TMPl01來驗(yàn)證。本課題的最終目的是可編程邏輯器件實(shí)現(xiàn)的8051核成功并高效地控制擴(kuò)展的12C接口與從設(shè)備TMPl01通信。 用EP2C35F672C6芯片開發(fā)的12C接口，數(shù)據(jù)的傳輸速率由該芯片嵌入8051微處理的時鐘頻率決定。經(jīng)測試其傳輸速率可達(dá)普通速率和快速速率。 目前集成了該12C接口的8051核已經(jīng)在工作中投入使用，主要用于POS設(shè)備的用戶數(shù)據(jù)加密及對設(shè)備溫度的實(shí)時控制。雖然該設(shè)備尚未大批量投產(chǎn)，但它已成功通過PCI(PaymentCardIndustry)協(xié)會認(rèn)證。
標(biāo)簽： FPGA 8051 I2C 內(nèi)核
上傳時間： 2013-06-18
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使用Java語言有非常多的好處，如安全的對象引用、語言級支持多線程和跨平臺等特性。但是嵌入式系統(tǒng)中Java語言的應(yīng)用卻很少見，這是由于Java如下兩方面的不足： (1)Java虛擬機(jī)實(shí)現(xiàn)需要大量的硬件資源；(2)Java語言的運(yùn)行時間不可預(yù)測。 為此，本論文將實(shí)現(xiàn)一個能夠應(yīng)用在低端FPGA器件的實(shí)時Java虛擬機(jī)。論文的主要創(chuàng)新點(diǎn)如下： 1．使用基于堆棧的RISC模型處理器實(shí)現(xiàn)CISC模型的JVM； 2．處理器微指令無任何相關(guān)性； 3．所設(shè)計(jì)的JVM能使Java程序擁有足夠的底層訪問能力。 論文的主要內(nèi)容和工作如下： 1．制定基于堆棧的RISC結(jié)構(gòu)處理器各級結(jié)構(gòu)。 2．設(shè)計(jì)簡潔高效的處理器微指令，并且微指令能夠滿足字節(jié)碼的需要。 3．制定Java字節(jié)碼到處理器代碼的轉(zhuǎn)換關(guān)系和快速轉(zhuǎn)換結(jié)構(gòu)。 4．設(shè)計(jì)中使用高速緩存，提高運(yùn)行速度。 5．優(yōu)化堆棧的硬件結(jié)構(gòu)，使得出棧入棧操作更加簡潔快速。 6．設(shè)計(jì)一系列的本地方法，使得Java程序能夠直接訪問底層資源。 7．將Java類庫使用本地方法實(shí)現(xiàn)。 8．自定義程序在內(nèi)存中的結(jié)構(gòu)，并使用裝載工具實(shí)現(xiàn)。 9．制定處理外圍數(shù)據(jù)處理機(jī)制，如IO和內(nèi)存接口10．制定中斷處理方式，并且實(shí)現(xiàn)軟中斷的機(jī)制。
上傳時間： 2013-06-11
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STM32系列ARMCortexM3微控制器原理與實(shí)踐
標(biāo)簽： ARMCortexM3 STM 32 微控制器
上傳時間： 2013-07-22
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TASKING 產(chǎn)品是工業(yè)標(biāo)準(zhǔn)計(jì)算機(jī)平臺的嵌入式軟件開發(fā)環(huán)境，是嵌入式軟件開發(fā)的世界領(lǐng)先地位的工具， 它融合了嵌入式交流通信時代競爭所需的先進(jìn)的軟件設(shè)計(jì)技術(shù)。 TASKING綜合發(fā)展的環(huán)境， 編譯器， 調(diào)試器和RTOS給嵌入式所有發(fā)展領(lǐng)域的DSPs， 8-， 16- 和 32-bit微處理器及微控制器。 TASKING產(chǎn)品目前已擁有100，000得到許可的使用商， 其中包括世界一流的汽車業(yè)、工業(yè)、電信、數(shù)據(jù)通信和計(jì)算機(jī)外圍設(shè)備制造商， TASKING產(chǎn)品在技術(shù)領(lǐng)導(dǎo)和革新方面歷史悠久。 ?
標(biāo)簽： Tasking_v 8.51 Demo 1.2
上傳時間： 2013-05-20
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正交頻分復(fù)用(OFDM，Orthogonal Frequency Division Multiplexing)技術(shù)作為一種可以有效對抗信號波形間干擾的高速傳輸技術(shù)，引起了廣泛關(guān)注。它利用許多并行的、傳輸?shù)退俾蕯?shù)據(jù)的子載波來實(shí)現(xiàn)高速率的通信。它的特點(diǎn)是各子載波相互正交，所以擴(kuò)頻調(diào)制后的頻譜可以相互重疊，不但減小了子載波問的相互干擾，還大大提高了頻譜利用率。由于OFDM的高頻譜利用率、易于硬件實(shí)現(xiàn)、對抗頻率選擇性衰落和窄帶干擾的能力突出等優(yōu)點(diǎn)，它成為第四代移動通信的首選技術(shù)，是當(dāng)前移動通信技術(shù)研究的熱點(diǎn)問題。 本文概括的介紹了OFDM系統(tǒng)的基本概念、基本工作原理和關(guān)鍵技術(shù)，重點(diǎn)討論了如何在FPGA上實(shí)現(xiàn)OFDM低中頻收發(fā)信機(jī)。基于這些理論知識，確定了OFDM低中頻收發(fā)信機(jī)系統(tǒng)實(shí)現(xiàn)方案，并選擇ALTERA公司的Cyclone
標(biāo)簽： FPGA OFDM 全數(shù)字 收發(fā)信機(jī)
上傳時間： 2013-06-29
上傳用戶：水瓶kmoon5
EWB經(jīng)典實(shí)用列子，基于單片機(jī)的經(jīng)典應(yīng)用。
標(biāo)簽： EWB
上傳時間： 2013-06-22
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遺傳算法是一種基于自然選擇原理的優(yōu)化算法，在很多領(lǐng)域有著廣泛的應(yīng)用。但是，遺傳算法使用計(jì)算機(jī)軟件實(shí)現(xiàn)時，會隨著問題復(fù)雜度和求解精度要求的提高，產(chǎn)生很大的計(jì)算延時，這種計(jì)算的延時限制了遺傳算法在很多實(shí)時性要求較高場合的應(yīng)用。為了提升運(yùn)行速度，可以使用FPGA作為硬件平臺，設(shè)計(jì)數(shù)字系統(tǒng)完成遺傳算法。和軟件實(shí)現(xiàn)相比，硬件實(shí)現(xiàn)盡管在實(shí)時性和并行性方面具有很大優(yōu)勢，但同時會導(dǎo)致系統(tǒng)的靈活性不足、通用性不強(qiáng)。本文針對上述矛盾，使用基于功能的模塊化思想，將基于FPGA的遺傳算法硬件平臺劃分成兩類模塊：系統(tǒng)功能模塊和算子功能模塊。針對不同問題，可以在保持系統(tǒng)功能模塊不變的前提下，選擇不同的遺傳算子功能模塊完成所需要的優(yōu)化運(yùn)算。本文基于Xilinx公司的Virtex5系列FPGA平臺，使用VerilogHDL語言實(shí)現(xiàn)了偽隨機(jī)數(shù)發(fā)生模塊、隨機(jī)數(shù)接口模塊、存儲器接口/控制模塊和系統(tǒng)控制模塊等系統(tǒng)功能模塊，以及基本位交叉算子模塊、PMX交叉算子模塊、基本位變異算子模塊、交換變異算子模塊和逆轉(zhuǎn)變異算子模塊等遺傳算法功能模塊，構(gòu)建了系統(tǒng)功能構(gòu)架和遺傳算子庫。該設(shè)計(jì)方法不僅使遺傳算法平臺在解決問題時具有更高的靈活性和通用性，而且維持了系統(tǒng)架構(gòu)的穩(wěn)定。本文設(shè)計(jì)了多峰值、不連續(xù)、不可導(dǎo)函數(shù)的極值問題和16座城市的旅行商問題 (TSP)對遺傳算法硬件平臺進(jìn)行了測試。根據(jù)測試結(jié)果，該硬件平臺表現(xiàn)良好，所求取的最優(yōu)解誤差均在1％以內(nèi)。相對于軟件實(shí)現(xiàn)，該系統(tǒng)在求解一些復(fù)雜問題時，速度可以提高2個數(shù)量級。最后，本文使用FPGA實(shí)現(xiàn)了粗粒度并行遺傳算法模型，并用于 TSP問題的求解。將硬件平臺的運(yùn)行速度在上述基礎(chǔ)上提高了近1倍，取得了顯著的效果。關(guān)鍵詞：遺傳算法，硬件實(shí)現(xiàn)，并行設(shè)計(jì)，F(xiàn)PGA，TSP
標(biāo)簽： FPGA 算法 硬件實(shí)現(xiàn)
上傳時間： 2013-06-15
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現(xiàn)場可編程門陣列(FPGA)能夠減少電子系統(tǒng)的開發(fā)風(fēng)險和開發(fā)成本，縮短上市時間，降低維護(hù)升級成本，故廣泛地應(yīng)用在電子系統(tǒng)中。最新的FPGA都采用了層次化的布線資源結(jié)構(gòu)，與以前的結(jié)構(gòu)發(fā)生了很大的變化。由于FPGA布線資源的固定性和有限性，因此需要開發(fā)適用于這種層次化的FPGA結(jié)構(gòu)并提高布線資源有效利用率的布線算法。同時由于晶體管尺寸的不斷減小，有必要在FPGA布線算法中考慮功耗和時序問題。 本論文所作的研究工作主要包括：提出一種基于Tile的FPGA結(jié)構(gòu)描述方法，對FPGA功耗模型和時序模型進(jìn)行了研究，實(shí)現(xiàn)了考慮FPGA功耗、布線資源利用率的布線算法。 在FPGA結(jié)構(gòu)描述方面，本文在分析現(xiàn)代商用FPGA層次化結(jié)構(gòu)及學(xué)術(shù)上對FPGA描述方法的基礎(chǔ)上，提出一種基于Tile的FPGA結(jié)構(gòu)描述。由于基本Tile的重復(fù)性，采用該方法可以簡化FPGA結(jié)構(gòu)的描述，同時由于該方法是以硬件結(jié)構(gòu)為根據(jù)，為FPGA軟硬件提供了簡單而靈活的接口，該方法在原型系統(tǒng)中測試證明是正確的。 在FPGA功耗模型方面，本文研究了ASIC中關(guān)于電路功耗計(jì)算的基本方法，并將其應(yīng)用到FPGA功耗分析中。在模型中的采用了混合的功耗模型，包括動態(tài)功耗模型和靜態(tài)功耗模型。動態(tài)功耗的計(jì)算采用基于節(jié)點(diǎn)狀態(tài)轉(zhuǎn)換率的開關(guān)級動態(tài)功耗計(jì)算和邏輯塊宏模型，靜態(tài)功耗則采用基于公式計(jì)算的晶體管漏電功耗模型和邏輯塊基于仿真的LUT/MUX表達(dá)式計(jì)算模型。這些功耗模型將運(yùn)用到我們后面的功耗計(jì)算和基于功耗驅(qū)動的布線算法中。 在FPGA布線算法研究和實(shí)現(xiàn)方面，本文在介紹基本的搜索算法之后，介紹了將FPGA硬件結(jié)構(gòu)轉(zhuǎn)變?yōu)镕PGA布線程序可識別的布線資源圖的方法，并將基本的搜索算法運(yùn)用的FPGA布線資源圖上，實(shí)現(xiàn)FPGA的基于布通率的布線算法。在此基礎(chǔ)上，借鑒了FPGA時序分析方法，將時序分析作為布線算法的一子模塊，對基于時序的布線算法進(jìn)行了研究；同時采用了FPGA功耗模型，在布線算法實(shí)現(xiàn)中考慮了動態(tài)功耗的問題。最后在布線算法中實(shí)現(xiàn)兩種啟發(fā)式策略以提高可布線資源有效利用率。
上傳時間： 2013-04-24
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·期刊論文：基于Sobel算子數(shù)字圖像的邊緣檢測
標(biāo)簽： Sobel 論文 數(shù)字圖像 邊緣檢測
上傳時間： 2013-06-22
上傳用戶：wangdean1101
·Motorola微控制器MC68HC08原理及其嵌入式應(yīng)用 劉慧銀等編著/清華大學(xué)出版社/321頁/2001年8月出版
上傳時間： 2013-06-11
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