AES是美國于2000年10月份確立的高級加密標準，該標準的反饋鏈路模式AESCBC加密算法，用于在IPSec中替代DESCBC和3DESCBC。 加密是安全數據網絡的關鍵，要保證在公眾網上傳輸的信息不被竊取和偷聽，必須對數據進行加密。在不影響網絡性能的前提下，快速實現數據加密/解密，對于開發高性能的安全路由器、安全網關等對數據處理速度要求高的通信設備具有重要的意義。 在目前可查詢的基于FPGA技術實現AESCBC的設計中，最快的加/解密速度達到700Mbps/400MHZ。商用CPU奔騰4主頻3.06，用匯編語言編寫程序，全部資源用于加密解密，最快的加密解密速度可以達到1.4Gbps。但根據國外測試結果表明，即使開發的路由器本身就基于高性能的雙64位MIPS網絡處理器，軟件加密解決方案僅能達到路由器所要求的最低吞吐速率600Mbps。 本文首先研究分析了目前幾種實現AESCBC的方法有缺點的情況下，在深入研究影響硬件快速實現AESCBC難點基礎上，設計出一種適應于報文加密解密的硬件快速實現AESCBC的方案，在設計中采用加密解密和密鑰展開并行工作，實現了在線提供子密鑰。在解密中采用了雙隊列技術，實現了報文解密和子密鑰展開協調工作，提高了解密速度。 本文在quartus全面仿真設計方案的基礎上，全面驗證了硬件實現AESCBC方案的正確性，全面分析了本設計加密解密的性能。并且針對設計中的流水線效率低的問題，提出改善流水線性能的方案，設計出報文級并行加密解密方案，并且給出了硬件實現VPN的初步方案。實現了單一模塊加密速度達到1.16Gbps，單一模塊解密速度達到900Mbps，多個模塊并行工作加密解密速度達到6.4Gbps。 論文最后給出了總結與展望。目前實現的AESCBC算法，只能通過仿真驗證其功能的正確性，還需要下載到芯片上做進一步的驗證。要用硬件實現整個IPSec，還要進一步開發基于FPGA的技術。總之，為了適應路由器發展的需求，還有很多技術需要研究。
上傳時間： 2013-05-29
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由于集成電路產業在中國的飛速發展,FPGA設計技術,作為一種靈活性很強的芯片設計技術,在國內得到廣泛的應用.由于芯片的可升級性和開發自主知識產權芯片的必要性,在北京郵電大學寬帶通信網絡實驗室開發的三層以太網交換機項目中,以太網口和ATM口之間的數據通道的實現上采用了FPGA設計方法.該文主要集中在ATM口之間的數據通道的HEC頭校驗的FPGA實現.并完成了硬件設計、配置、硬件測試聯調工作以及論文撰寫工作.硬件的設計和開發基于Protel99和Tornado/VxWorks,軟件的設計和開發采用了標準的VHDL語言,開發環境是WINDOWS,開發工具是Xilinx公司的iSE4.1i集成開發環境.隨著網絡設備的發展,位于網絡邊緣的設備將會變得更加靈巧,更加迎合網絡發展的需要,在網絡設備上越來越多地引入了網絡處理器.我們實驗室和Intel建立了聯合實驗室,在此基礎上,我們要把網絡處理器評估板硬件上,運行軟件,使其成為路由器,首先要加載的就是網絡路由協議.由于Linux的開放源代碼,所以我們決定采用Linux做嵌入式系統,在上面運行zebra的路由協議.Zebra是linux上面的開放源代碼的路由軟件.
上傳時間： 2013-07-08
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GPS（全球定位系統）是美國建立的高精度衛星定位導航系統，高動態GPS接收機可應用于衛星、飛機、高速列車等許多場合。高動態給GPS信號帶來很大的多普勒頻移和多普勒頻移變化率，普通民用接收機無法正常工作。適用于高動態條件的接收機可以有效消除多普勒頻移及其變化率對信號接收的影響，提高導航定位精度。 本文在深入研究GPS的系統組成、工作原理以及信號格式的基礎上，重點研究高動態條件下C/A碼和載波的捕獲與跟蹤方案。論文的主要工作如下： 1．深入研究擴頻信號的各種捕獲算法，提出了一種適用于高動態的基于FFT的C/A碼快速捕獲算法； 2．研究擴頻碼跟蹤和載波跟蹤技術，設計了載波輔助的碼跟蹤環路——數字延遲鎖定環（DLL）及一種叉積自動頻率跟蹤環（CPAFC）與科斯塔斯（Costas）環相結合的載波跟蹤方案，并在MATLAB環境下建立系統模型，對環路參數進行了詳細的設計； 3．初步完成了GPS接收機基帶處理模塊核心單元的FPGA設計和功能仿真。
上傳時間： 2013-07-10
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本文以直接頻率合成和偽隨機碼的設計與實現為中心，對擴頻通信的基本理論、信號源的總體結構、載波調制、濾波器設計等問題進行了深入的分析和研究，并給出了模塊的硬件實現方案。 首先介紹了FPGA技術的發展和應用，包括VHDL語言的基本語法結構和FPGA器件的開發設計流程等等。詳細地分析了各類頻率合成器的基礎上提出采用直接數字式頻率合成器(DDS)實現低相位噪聲、高分辨率、高精度和高穩定度的信號源。研究了測距偽隨機碼的原理，確定選用移位序列作為系統的擴頻碼序列，并選取了符合本系統使用的移位序列擴頻碼。分別給出并分析了相應的FPGA硬件實現電路。 對于載波調制這一關鍵技術，提出了采用二進制相移鍵控相位選擇法并相應作了硬件實現。分析與研究了射頻寬帶濾波器應具有的傳輸特性，通過分析巴特沃思濾波器、切比雪夫濾波器、橢圓濾波器和貝塞爾濾波器這幾種濾波器的頻譜特性，設計了發生器射頻寬帶濾波器。最后給出具體設計實現了的信號發生器的輸出波形。
上傳時間： 2013-04-24
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GPS全球定位系統是美國國防部為軍事目的而建立的衛星導航系統，其主要目的是解決海上、陸地和空中運載工具的導航定位問題。GPS作為新一代衛星導航系統，不僅具有全球、全天候、連續、高精度導航與定位能力，而且具有優良的抗干擾性和保密性。因此，發展全球定位系統是當今導航技術現代化的一個重要標志。在GPS接收機中，為了得到導航電文并對其進行解算，要完成復雜的信號處理過程。其中，怎樣捕獲到衛星信號，并對C/A碼進行跟蹤是研制GPS接收機的重要問題之一。本文在對GPS信號的結構進行深入的分析后，結合FPGA的特點，對算法進行設計及優化后，給出了相應的仿真。內容主要包括以下幾個方面： 1.對GPS信號結構的產生原理進行了深入地分析，并對GPS信號的調制機理進行詳細地闡述。 2.在GPS信號的捕獲方面，采用了基于FFT頻域的快速捕獲的方法，即將接收到的GPS信號先利用快速傅立葉變換(FFT)變換到頻域，在頻域完成相應的運算后，再利用傅立葉反變換(IFFT)變換到時域。從而大大減少了計算量，加快了信號捕獲的速度，提高了捕獲性能。 3.在C/A碼跟蹤部分，本文采用了非相干延遲鎖定環對C/A碼進行跟蹤。來自載波跟蹤環路的本地載波將輸入的信號變成基帶信號，然后分別和本地碼的三個不同相位序列進行相乘，將相乘結果進行累加，經過處理將得到碼相位和當前的載波頻率送到載波跟蹤環路。 4.載波跟蹤環，本文采用的是科斯塔斯環。載波跟蹤環和碼跟蹤環在結構上相似，故本文只對關鍵的載波NCO進行了仿真。 本文的創新點主要是使用FPGA對整個GPS信號的捕獲及C/A碼的跟蹤進行設計。此外，根據FPGA的特點，在不改變外部硬件設計的前提下，改變相應的IP核或相關的VHDL程序就可對系統進行各種優化設計，以適應不同類型的GPS接收機的不同功能。
上傳時間： 2013-06-27
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擴頻通信系統與常規的通信系統相比，具有很強的抗窄帶干擾，抗多徑干擾，抗人為干擾的能力，并具有信息隱蔽、多址保密通信等優點。在近年來得到了迅速的發展。本論文主要討論和實現了基于FPGA的直接序列擴頻信號的解擴解調處理。論文對該直擴通信系統和FPGA設計方法進行了相關研究，最后用Altera公司的最新的FPGA開發平臺Quarus Ⅱ5.0實現了相關設計。 整個系統分為兩個部分，發送部分和接收部分。發送部分主要有串并轉換、差分卷積編碼、PN碼擴頻、QPSK調制、成型濾波等模塊。接收部分主要有前端抗干擾、數字下變頻、解擴解調等模塊。 論文首先介紹了擴頻通信系統的特點以及相關技術的國內外發展現狀，并介紹了本論文的研究思路和內容。 然后，論文分析了幾種常用的窄帶干擾抑制、載波同步及PN碼同步算法，結合實際需要，設計了一種零中頻DSSS解調解擴方案。給出了抗窄帶干擾、PN碼捕獲及跟蹤以及載波同步的算法分析，采用了基于數字外差調制的自適應陷波器來進行前端窄帶干擾抑制處理，用基于自適應門限技術的滑動相關捕獲和分時復用單相關器跟蹤來改善PN碼同步的性能，用基于硬判決的COSTAS(科斯塔斯)環來減少載波提取的算法復雜度，用改進型CORDIC算法實現NCO來方便的進行擴展。 接著，論文給出了系統總體設計和發送及接受子系統的各個功能模塊的實現分析以及在Quartus Ⅱ5.0上的實現細節，給出了仿真結果。 然后論文介紹了整個系統的硬件電路設計和它在真實系統中連機調試所得到的測試結果，結果表明該系統具有性能穩定，靈活性好，生產調試容易，體積小，便于升級等特點并且達到課題各項指標的要求。 最后是對論文工作的一些總結和對今后工作的展望。
上傳時間： 2013-07-04
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隨著GPS(Global Positioning System)技術的不斷發展和成熟，其全球性、全天候、低成本等特點使得GPS接收機的用戶數量大幅度增加，應用領域越來越廣。但由于定位過程中各種誤差源的存在，單機定位精度受到影響。目前常從兩個方面考慮減小誤差提高精度：①用高精度相位天線、差分技術等通過提高硬件成本獲取高精度；②針對誤差源用濾波算法從軟件方面實現精度提高。兩種方法中，后者相對于前者在滿足精度要求的前提下節約成本，而且便于系統融合，是應用于GPS定位的系統中更有前景的方法。但由于在系統中實現定位濾波算法需要時間，傳統CPU往往不能滿足實時性的要求，而FPGA以其快速并行計算越來越受到青睞。 本文在FPGA平臺上，根據“先時序后電路”的設計思想，由同步沒計方法以及自頂向下和自下而上的混合設計方法實現系統的總體設計。從GPS-OEM板輸出的定位信息的接收到定位結果的坐標變換，最終到kalman濾波遞推計算減小定位誤差，實現實時、快速、高精度的GPS定位信息采集處理系統，為GPS定位數據的處理方法做了新的嘗試，為基于FPGA的GPS嵌入式系統的開發奠定了基礎。具體工作如下： 基于FPGA設計了GPS定位數據的正確接收和顯示，以及經緯度到平面坐標的投影變換。根掘GPS輸出信息標準和格式，通過串口接收模塊實現串口數掘的接收和經緯度信息提取，并通過LCD實時顯示。在提取信息的同時將數據格式由ASCⅡ碼轉變為十進制整數型，實現利用移位和加法運算達到代替乘法運算的效果，從而減少資源的利用率。在坐標轉換過程中，利用查找表的方法查找轉化時需要的各個參數值，并將該參數先轉為雙精度浮點小數，再進行坐標轉換。根據高斯轉化公式的規律將公式簡化成只涉及加法和乘法運算，以此簡化公式運算量，達到節省資源的目的。 卡爾曼濾波器的實現。首先分析了影響定位精度的各種誤差因素，將各種誤差因素視為一階馬爾科夫過程的總誤差，建立了系統狀態方程、觀測方程和濾波方程，并基于分散濾波的思想進行卡爾曼濾波設計，并通過Matlab進行仿真。結果表明，本文設計的卡爾曼濾波器收斂性好，定位精度高、估計誤差小。在仿真基礎上，實現基于FPGA的卡爾曼濾波計算。在滿足實時性的基礎上，通過IP核、模塊的分時復用和樹狀結構節省資源，實現數據卡爾曼濾波，達到提高數據精度的效果。 設計中以Xilinx公司的Virtex-5系列的XC5VLX110-FF676為硬件平臺，采用Verilog HDL硬件描述語言實現，利用Xilinx公司的ISE10.1工具布局布線，一共使用44438個邏輯資源，時鐘頻率達到100MHZ以上，滿足實時性信號處理要求，在保證精度的前提下達到資源最優。Modelsim仿真驗證了該設計的正確性。
上傳時間： 2013-04-24
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在為所有 Xilinx® Virtex®-6 和 Spartan®-6 FPGA 產品系列提供全面生產支持的同時，ISE 12 版本作為業界唯一一款領域專用設計套件，不斷發展和演進，可以為邏輯、數字信號處理(DSP)、嵌入式處理以及系統級設計提供互操作性設計流程和工具配置。此外，賽靈思還在 ISE 12 套件中采用了大量軟件基礎架構，并改進了設計方法，從而不僅可縮短運行時間，提高系統集成度，而且還能在最新一代器件產品系列和目標設計平臺上擴展 IP 互操作性
上傳時間： 2013-07-26
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Debussy軟件 Debussy是NOVAS Software, Inc(思源科技)發展的HDL Debug & Analysis tool，這套軟體主要不是用來跑模擬或看波形
上傳時間： 2013-07-08
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·作者：江思敏等編著 叢書名：DSP應用開發教程系列 出版社：機械工業出版社 ISBN：9787111123224 出版時間：2003-6-1 版次：1版1次 印次： 頁數：335 字數：535千 紙張：膠版紙 包裝：平裝開本： 內容提要本書詳細講述了TMS320LF240X系列DSP芯片結構、外設的原理和結構、系統和外設寄存器等資源。在此基礎上，介紹如何操作TMS320LF240X系統的
上傳時間： 2013-07-12
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