本文以電機控制DSPTMS320LF2407為核心，結合相關外圍電路，運用新型SVPWM控制方法，設計電梯專用變頻器。為了達到電梯專用變頻器大轉矩、高性能的要求，在硬件上提高系統的實時性、抗干擾性和高精度性；在軟件上采用新型SVPWM控制方法，以消除死區的負面影響，另外單神經元PID控制器應用于速度環，對速度的調節作用有明顯改善。通過軟硬件結合的方式，改善電機輸出轉矩，使電梯控制系統的性能得到提高。 系統主電路主要由三部分組成：整流部分、中間濾波部分和逆變部分，分別用6RI75G-160整流橋模塊、電解電容電路和7MBP50RA120IPM模塊實現。并設計有起動時防止沖擊電流的保護電路，以及防止過壓、欠壓的保護電路。其中，對逆變模塊IPM的驅動控制是控制電路的核心，也是系統實現的主要部分。控制電路以DSP為核心，由IPM驅動隔離控制電路、轉速位置檢測電路、電流檢測電路、電源電路、顯示電路和鍵盤電路組成。對IPM驅動、隔離、控制的效果，直接影響系統的性能，反映了變頻器的性能，所以這部分是改善變頻器性能的關鍵部分。另外，本課題擬定的被控對象是永磁同步電動機(PMSM)，要對系統實現SVPWM控制，依賴于轉子位置的準確、實時檢測，只有這樣，才能實現正確的矢量變換，準確的輸出PWM脈沖，使合成矢量的方向與磁場方向保持實時的垂直，達到良好的控制性能，因此，轉子位置檢測是提高變頻器性能的一個重要環節。 系統采用的控制方式是SVPWM控制。本文從SVPWM原理入手，分析了死區時間對SVPWM控制的負面作用，采用了一種新型SVPWM控制方法，它將SVPWM的180度導通型和120度導通型結合起來，從而達到既可以消除死區影響，又可以提高電源利用率的目的。另外，在速度調節環節，采用單神經元PID控制器，通過反復的仿真證明，在調速比不是很大的情況下，其對速度環的調節作用明顯優于傳統PID控制器。 通過實驗證明，系統基本上達到高性能的控制要求，適合于電梯控制系統。
上傳時間： 2013-05-21
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書名:數字邏輯電路的ASIC設計/實用電子電路設計叢書 作者:（日）小林芳直 著，蔣民 譯，趙寶瑛 校 出版社：科學出版社 原價：30.00 出版日期：2004-9-1 ISBN：9787030133960 字數：348000 頁數：293 印次： 版次：1 紙張：膠版紙 開本： 商品標識：8901735 編輯推薦 -------------------------------------------------------------------------------- 內容提要 -------------------------------------------------------------------------------- 本書是“實用電子電路設計叢書”之一。本書以實現高速高可靠性的數字系統設計為目標，以完全同步式電路為基礎，從技術實現的角度介紹ASIC邏輯電路設計技術。內容包括：邏輯門電路、邏輯壓縮、組合電路、Johnson計數器、定序器設計及應用等，并介紹了實現最佳設計的各種工程設計方法。 本書可供信息工程、電子工程、微電子技術、計算技術、控制工程等領域的高等院校師生及工程技術人員、研制開發人員學習參考。 目錄 -------------------------------------------------------------------------------- 第1章 ASIC=同步式設計=更高可靠性設計方法的實現 1.1 面向高性能系統的設計 1.2 同步電路的不足 1.3 同步電路設計 1.4 ASIC機能設計方法有待思考的地方 第2章 邏輯門電路詳解 2.1 邏輯門電路的最基本的知識 2.2 加法電路及其構成方法 2.3 其他輸入信號為３位的邏輯單元 2.4 復合邏輯門電路的調整 第3章 邏輯壓縮與奎恩·麥克拉斯基法 3.1 除去玻色項的方法 3.2 奎恩·麥克拉斯基法 第4章 組合電路設計 4.1 選擇器、解碼器、編碼器 4.2 比較和運算電路的設計 第5章 計數器電路的設計 5.1 計數器設計的基礎 5.2 各種各樣的計數器設計 5.3 LFSR(M系列發生器)的設計 第6章 江遜計數器 6.1 設計高可靠性的江遜計數器 6.2 沖刷順序的組成 第7章 定序器設計 7.1 定序器電路設計的基礎知識 7.2 把江遜計數器制作成狀態機 7.3 一比特熱位狀態機與江遜狀態機 7.4 跳躍動作的設計 第8章 定序器的高可靠化技術 8.1 高可靠性定序器概述 8.2 關注高可靠性江遜狀態機 第9章 定序器的應用設計 9.1 軟件處理與硬件處理 9.2 自動扶梯的設計 9.3 信號機的設計 9.4 數碼存錢箱的設計 9.5 數字鎖相環的設計 第10章 實現最佳設計的方法 10.1 如何杜絕運行錯誤的產生 10.2 16位乘法器的電路整定 10.3 冒泡分類器（bubble sorter）的電路設定 參考文獻
上傳時間： 2013-06-15
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近幾年來，OFDM(Orthogonal Frequency Division Multiplexing)技術引起了人們的廣泛注意，根據這項新技術，很多相關協議被提出來。其中WiMax(Wireless MetropolitanArea Networks)代表空中接口滿足IEEE 802.16標準的寬帶無線通信系統，IEEE標準在2004年定義了空中接口的物理層(PHY)，即802.16d協議。該協議規定數據傳輸采用突發模式，調制方式采用OFDM技術，傳輸速率較高且實現方便、成本低廉，已經成為首先推廣應用的商業化標準。 本文主要對IEEE802.16d OFDM系統物理層進行研究，并在XILINX公司的Virtexpro II芯片上實現了基帶算法。 首先討論了OFDM基本原理及其關鍵技術。根據IEEE802.16d OFDM系統的物理層發送端流程搭建了基帶仿真鏈路，利用MATLAB/SIMULINK仿真了OFDM系統在有無循環前綴(CP)、多徑數目不同等情況下的性能變化。由于同步算法和信道估計算法計算量都很大，為了找到適合采用FPGA實現的算法，分析了同步誤差和不同信道估計算法對接收信號的影響，并結合計算量的大小提出了一種新的聯合同步算法，以及得出了LS信道估計算法最適合802.16d系統的結論。 其次，完成了基帶發射機和接收機的FPGA硬件電路實現。為了使系統的時鐘頻率更高，采用了流水線的結構。設計中采用編寫Verilog程序和使用IP核相結合的辦法，實現了新的聯合同步算法，并且通過簡化結構，避免了信道估計算法中的繁瑣除法。利用ISE9. 2i和Modelsim6.Oc軟件平臺對程序進行設計、綜合和仿真，并將仿真結果和MATLAB軟件計算結果相對比。結果表明，采用16位數據總線可達到理想的精度。 最后，采用串口通信的方式對基帶系統進行了驗證。通過串口通信從功能上表明該系統確實可行。 關鍵詞：IEEE802. 16d； OFDM； 同步；信道估計；基帶系統
上傳時間： 2013-07-31
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隨著無線通信技術的不斷發展和社會需求的日益增長，對通信系統的傳輸質量和容量的要求也越來越大。現代通信系統為了追求更高的數據速率和頻譜效率，更趨向于采用非恒定包絡的調制方式，而非恒定包絡調制方式對功率放大器的非線性非常敏感，加上現代通信系統對功率放大器的效率提出了更高的要求，以及功率放大器本身有限的線性度，這就使功率放大器線性化技術成為無線通信系統的關鍵技術之一。 本文對功率放大器的線性化技術進行了系統的研究。首先，介紹功率放大器的非線性特性、記憶效應產生原理和常見的各種線性化技術，重點研究了目前流行的自適應數字預失真技術原理。其次，介紹了功率放大器的無記憶模型和有記憶模型，以及兩種實用的預失真實現方法--查表法和多項式法，在此基礎上重點研究了基于QRD_RLS自適應算法的記憶多項式法預失真技術，對該算法進行了Matlab仿真分析，為后面的FPGA實現奠定基礎。最后，確定了數字預失真實現的架構，介紹了與QRD_RLS算法實現相關的CORDIC技術、復數Givens旋轉及Systolic陣等原理，詳細闡述了基于CORDIC技術的復數QRD_RLS算法的Systolic實現，從而在FPGA上實現了數字預失真。 在軟件無線電思想的指導下，本文利用System Generator軟件完成了基于QRD_RLS算法的記憶多項式法的數字預失真的FPGA設計，并且在硬件平臺上檢驗了預失真效果。
上傳時間： 2013-04-24
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電力電子裝置的控制技術隨著電力電子技術的發展而愈來愈復雜。開關電源是現代電力電子設備中不可或缺的組成部分，其質量的優劣以及體積的大小直接影響電子設備整體性能。高頻化、小型化、數字化是開關電源的發展方向。 在應用數字技術進行控制系統設計時，數字控制器的性能決定了控制系統的整體性能。數字化電力電子設備中的控制部分多以MCU/DSP為核心，以軟件實現離散域的運算及控制。在很多高頻應用的場合，目前常用的控制器(高性能單片機或DSP)的速度往往不能完全滿足要求。FPGA具有設計靈活、集成度高、速度快、設計周期短等優點，與單片機和DSP相比，FPGA具有更高的處理速度。同時FPGA應用在數字化電力電子設備中，還可以大大簡化控制系統結構，并可實現多種高速算法，具有較高的性價比。 依據FPGA的這些突出優點，本文將FPGA應用于直流開關電源控制器設計中，以實現開關電源數字化和高頻化的要求。主要研究工作如下： 介紹了基于FPGA的DC/DC數字控制器中A/D采樣控制、數字PI算法的實現；重點描述了采用混合PWM方法實現高分辨率、高精度數字PWM的設計方案，并對各模塊進行了仿真測試；用FPGA開發板進行了一部分系統的仿真和實際結果的檢測，驗證了文中的分析結論，證實了可編程邏輯器件在直流開關電源控制器設計中的應用優勢。
上傳時間： 2013-07-23
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作為性能優異的糾錯編碼，Turbo碼自誕生以來就一直受到理論界以及工程應用界的關注。TD—SCDMA是我國擁有自主知識產權的3G通信標準，該標準把Turbo碼是作為前向糾錯體制，但Turbo碼的譯碼算法比較復雜并且需要多次迭代，這造成Turbo碼譯碼延時大，譯碼速度慢，因此限制了Turbo碼的實際應用。因此有必要研究如何將現有的Turbo碼譯碼算法進行簡化，加速，使其轉化成為適合在硬件上實現的算法，將實驗室的理論研究成果轉化成為硬件產品。 論文主要的研究內容有以下兩點： 其一，提出信道自適應迭代譯碼方案。在事先設定最大迭代次數的情況下，自適應Turbo碼譯碼算法能夠根據信道的變化自動調整迭代次數。 仿真結果表明：該自適應迭代譯碼方案能夠根據信道的變化自動調整迭代次數，在保證譯碼性能基本上沒有損失的情況下，有效減少譯碼時間，明顯提高譯碼速度。 其二，根據得到的信道自適應迭代譯碼方案，借助Xilinx公司Spartan3 FPGA硬件平臺，使用Verilog硬件描述語言，將用C/C++語言寫成的信道自適應迭代譯碼算法轉化成為硬件設計實現，得到硬件電路，并對得到的譯碼器硬件電路進行測試。 測試結果表明：隨著信道的變化，硬件電路的譯碼速度也隨之自動變化，信噪比越高譯碼速度越快，并且硬件譯碼器性能（誤比特率）與實驗仿真基本一致。
上傳時間： 2013-05-31
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現代的計算機追求的是更快的速度、更高的數據完整性和靈活性。無論從物理性能，還是從電氣性能來看，現今的并行總線都已出現了某些局限，無法提供更高的數據傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數據傳輸等特點，得到各行業越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設計的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實現SATAⅡ協議，對SATA技術的推廣、國內邏輯IP核的發展都有一定的意義。 本文將SATAⅡ協議的FPGA實現劃分成物理層、鏈路層、傳輸層和應用層四個模塊。提出了物理層串行收/發器設計以及物理鏈路初始化方案。分析了鏈路層模塊結構，給出了作為SATAⅡ鏈路層核心的狀態機的設計。為滿足SATAⅡ協議3．0Gbps的速率，采用擴大數據處理位寬的方法，設計完成了鏈路層的16b/20b編碼模塊，同時為提高數據傳輸可靠性和信號的穩定性，分別實現了鏈路層CRC校驗模塊和并行擾碼模塊。在描述協議傳輸層的模塊結構的基礎上，給出了作為傳輸層核心的狀態機的設計，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協議狀態機的設計，并實現了SATAⅡ新增功能NCQ技術，從而使得數據傳輸更加有效。最后為使本設計應用更加廣泛，設計了基于AHB總線的用戶接口。 本設計采用Verilog HDL語言對需要實現的電路進行描述，并使用Modelsim軟件仿真。仿真結果表明，本文設計的邏輯電路可靠穩定，與SATAⅡ協議定義功能一致。
上傳時間： 2013-06-16
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現代數字信號處理對實時性提出了很高的要求，當最快的數字信號處理器(DSP)仍無法達到速度要求時，唯一的選擇是增加處理器的數目，或采用客戶定制的門陣列產品。隨著可編程邏輯器件技術的發展，具有強大并行處理能力的現場可編程門陣列(FPGA)在成本、性能、體積等方面都顯示出了優勢。本文以此為背景，研究了基于FPGA的快速傅立葉變換、數字濾波、相關運算等數字信號處理算法的高效實現。 首先，針對圖像聲納實時性的要求和FPGA片內資源的限制，設計了級聯和并行遞歸兩種結構的FFT處理器。文中詳細討論了利用流水線技術和并行處理技術提高FFT處理器運算速度的方法，并針對蝶形運算的特點提出了一些優化和改進措施。 其次，分析了具有相同結構的數字濾波和相關運算的特點，采用了有乘法器和無乘法器兩種結構實現乘累加(MAC)運算。無乘法器結構采用分布式算法(DA)，將乘法運算轉化為FPGA易于實現的查表和移位累加操作，顯著提高了運算效率。此外，還對相關運算的時域多MAC方法及頻域FFT方法進行了研究。 最后，完成了圖像聲納預處理模塊。在一片EP2S60上實現了對160路信號的接收、濾波、正交變換以及發送等處理。實驗表明，本論文所有算法均達到了設計要求。
上傳時間： 2013-06-09
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隨著圖像處理技術和投影技術的不斷發展，人們對高沉浸感的虛擬現實場景提出了更高的要求，這種虛擬顯示的場景往往由多通道的投影儀器同時在屏幕上投影出多幅高清晰的圖像，再把這些單獨的圖像拼接在一起組成一幅大場景的圖像。而為了給人以逼真的效果，投影的屏幕往往被設計為柱面屏幕，甚至是球面屏幕。當圖像投影在柱面屏幕的時候就會發生幾何形狀的變化，而避免這種幾何變形的就是圖像拼接過程中的幾何校正和邊緣融合技術。 一個大場景可視化系統由投影機、投影屏幕、圖像融合機等主要模塊組成。在虛擬現實應用系統中，要實現高臨感的多屏幕無縫拼接以及曲面組合顯示，顯示系統還需要運用幾何數字變形及邊緣融合等圖像處理技術，實現諸如在平面、柱面、球面等投影顯示面上顯示圖像。而關鍵設備在于圖像融合機，它實時采集圖形服務器，或者PC的圖像信號，通過圖像處理模塊對圖像信息進行幾何校正和邊緣融合，在處理完成后再送到顯示設備。 本課題提出了一種基于FPGA技術的圖像處理系統。該系統實現圖像數據的AiD采集、圖像數據在SRAM以及SDRAM中的存取、圖像在FPGA內部的DSP運算以及圖像數據的D/A輸出。系統設計的核心部分在于系統的控制以及數字信號的處理。本課題采用XilinxVirtex4系列FPGA作為主處理芯片，并利用VerilogHDL硬件描述語言在FPGA內部設計了A/D模塊、D/A模塊、SRAM、SDRAM以及ARM處理器的控制器邏輯。 本課題在FPGA圖像處理系統中設計了一個ARM處理器模塊，用于上電時對系統在圖像變化處理時所需參數進行傳遞，并能實時從上位機更新參數。該設計在提高了系統性能的同時也便于系統擴展。 本文首先介紹了圖像處理過程中的幾何變化和圖像融合的算法，接著提出了系統的設計方案及模塊劃分，然后圍繞FPGA的設計介紹了SDRAM控制器的設計方法，最后介紹了ARM處理器的接口及外圍電路的設計。
上傳時間： 2013-04-24
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信號與信息處理是信息科學中近幾年來發展最為迅速的學科之一,隨著片上系統(SOC,System On Chip)時代的到來,FPGA正處于革命性數字信號處理的前沿。基于FPGA的設計可以在系統可再編程及在系統調試,具有吞吐量高,能夠更好地防止授權復制、元器件和開發成本進一步降低、開發時間也大大縮短等優點。然而,FPGA器件是基于SRAM結構的編程工藝,掉電后編程信息立即丟失,每次加電時,配置數據都必須重新下載,并且器件支持多種配置方式,所以研究FPGA器件的配置方案在FPGA系統設計中具有極其重要的價值,這也給用于可編程邏輯器件編程的配置接口電路和實驗開發設備提出了更高的要求。 本論文基于IEEE1149.1標準和USB2.0技術,完成了FPGA配置接口電路及實驗開發板的設計與實現。作者在充分理解IEEE1149.1標準和USB技術原理的基礎上,針對Altcra公司專用的USB數據配置電纜USB-Blaster,對其內部工作原理及工作時序進行測試與詳細分析,完成了基于USB配置接口的FPGA芯片開發實驗電路的完整軟硬件設計及功能時序仿真。作者最后進行了軟硬件調試,完成測試與驗證,實現了對Altera系列PLD的配置功能及實驗開發板的功能。 本文討論的USB下載接口電路被驗證能在Altera的QuartusII開發環境下直接使用,無須在主機端另行設計通信軟件,其兼容性較現有設計有所提高。由于PLD(Programmable Logic Device)廠商對其知識產權嚴格保密,使得基于USB接口的配置電路應用受到很大限制,同時也加大了自行對其進行開發設計的難度。 與傳統的基于PC并口的下載接口電路相比,本設計的基于USB下載接口電路及FPGA實驗開發板具有更高的編程下載速率、支持熱插拔、體積小、便于攜帶、降低對PC硬件傷害,且具備其它下載接口電路不具備的SignalTapII嵌入式邏輯分析儀和調試NiosII嵌入式軟核處理器等明顯優勢。從成本來看,本設計的USB配置接口電路及FPGA實驗開發板與其同類產品相比有較強的競爭力。
上傳時間： 2013-04-24
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