為研究功率型鋰離子電池性能，對某35 Ah功率型鋰離子電池單體進行了充放電特性試驗和分析，由此獲得功率型電池在不同溫度和不同倍率下的充放電特性、內阻特性和溫升特性。研究結果表明，低溫下電池的充放電內阻較大，充放電性能衰減顯著；常溫下電池的內阻較小，充放電溫升較小，大電流充放電的容量穩定性好，質量比能量高，作為電傳動車輛主要或輔助動力源具有良好的應用前景。
上傳時間： 2013-11-13
上傳用戶：清風冷雨
電子發燒友網核心提示：Altera公司昨日宣布，在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經過規劃，能夠快速適應可參數賦值接口的設計更改，其工作環境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業自動化、儀表和醫療圖像等。
上傳時間： 2014-12-28
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Virtex™-5 器件包括基于第二代高級硅片組合模塊 (ASMBL™) 列架構的多平臺 FPGA 系列。集成了為獲得最佳性能、更高集成度和更低功耗設計的若干新型架構元件，Virtex-5 器件達到了比以往更高的系統性能水平。
上傳時間： 2013-10-29
上傳用戶：long14578
為了使更多的計算機網絡工作者了解和接受IPv6， 本文以兩種不同的網絡協議FTP協議和HTTP協議為例，以實驗的方式研究了它們分別在IPv6和IPv4環境下對不同大小的文件進行網絡傳輸的性能差異。通過對實驗過程中采集的傳輸速率的計算和對比研究，發現IPv6在FTP協議和HTTP協議上文件傳輸速率比IPv4快，得出了整體而言IPv6的傳輸性能優于IPv4的結論。
上傳時間： 2013-11-12
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在擴頻通信中，Rake接收是抵抗多徑衰落的有效方法。本文首先介紹無線移動通信的信道特性，然后對Rake接收的基本原理和接收機結構進行詳細描述，并對Rake接收性能進行了仿真比較。仿真結果表明，在多徑信道條件下，Rake接收方式能很好的改善接收系統誤碼性能；采用GOLD序列擴頻比m序列擴頻方式時，Rake接收方法性能提高的更明顯。
上傳時間： 2013-11-16
上傳用戶：whenfly
正交頻分復用技術（Orthogonal Frequency Division Multiplexing， OFDM）非常適合高速通信系統，但存在高峰均功率比（PAPR）的問題。對OFDM系統中如何降低PARR的問題進行了研究，討論了降低PAPR的主要方法，重點分析了選擇性映射法（SLM），并在此基礎上提出了一種基于預編碼矩陣的改進算法，最后通過matlab進行了算法仿真，仿真結果表明，改進算法在使得OFDM系統在降低峰均功率比的性能上得到了進一步的改善。
上傳時間： 2014-01-23
上傳用戶：zwei41
OFDM是無人機高速遙測信道中的主要傳輸技術之一，但是OFDM系統的主要缺陷之一是具有較高的峰均比。文中研究了一種信道糾錯編碼與迭代限幅濾波算法（Repeated Clipping and Filtering，RCF）相結合的峰均比抑制方案。仿真結果表明，RCF算法能夠實現峰均比的有效抑制，卷積編碼和Turbo編碼能夠有效抑制RCF算法產生的限幅噪聲，降低系統誤碼率。
上傳時間： 2013-10-09
上傳用戶：sunshie
摘 要： 針對非同分布的Nakagami信道，基于矩生成函數MGF(Moment Generation Function)的分析方法，提出正交空時分組碼系統STBC(Space-Time Block Coding)的一種快速性能評估算法，不需要涉及超幾何函數積分運算，可在中高信噪比時，快速準確地估計STBC系統的符號錯誤概率性能。在平坦瑞利衰落信道下的計算機仿真表明，該算法與已有的STBC系統的近似估計算法相比，具有較優的性能。 關鍵詞： 正交空時分組碼； MIMO； MGF； 誤符號率
上傳時間： 2014-12-29
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針對區域內多個小區普查的需求，對復雜環境下低信噪比WCDMA小區搜索進行了針對性改進，采用差分相干累積以及RS軟譯碼算法提高了低信噪比條件下WCDMA小區搜索性能并利用FPGA進行了工程實現，仿真計算和安捷倫E5515C的測試結果表明改進是有效的。
上傳時間： 2013-11-18
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電子發燒友網核心提示：Altera公司昨日宣布，在業界率先在28 nm FPGA器件上成功測試了復數高性能浮點數字信號處理（DSP）設計。獨立技術分析公司Berkeley設計技術有限公司（BDTI）驗證了能夠在 Altera Stratix V和Arria V 28 nm FPGA開發套件上簡單方便的高效實現Altera浮點DSP設計流程，同時驗證了要求較高的浮點DSP應用的性能。本文是BDTI完整的FPGA浮點DSP分析報告。 Altera的浮點DSP設計流程經過規劃，能夠快速適應可參數賦值接口的設計更改，其工作環境包括來自MathWorks的MATLAB和 Simulink，以及Altera的DSP Builder高級模塊庫，支持FPGA設計人員比傳統HDL設計更迅速的實現并驗證復數浮點算法。這一設計流程非常適合設計人員在應用中采用高性能 DSP，這些應用包括，雷達、無線基站、工業自動化、儀表和醫療圖像等。
上傳時間： 2015-01-01
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