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上傳時(shí)間： 2022-05-14
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Altium Designer Summer 09的發(fā)布延續(xù)了連續(xù)不斷的新特性和新技術(shù)的應(yīng)用過(guò)程。這必將幫助用戶(hù)更輕松地創(chuàng)建下一代電子設(shè)計(jì)。同時(shí)，我們將令A(yù)ltium Designer更符合電子設(shè)計(jì)師的要求。Altium的一體化設(shè)計(jì)結(jié)構(gòu)將硬件、軟件和可編程硬件集合在一個(gè)單一的環(huán)境中，這將令用戶(hù)自由地探索新的設(shè)計(jì)構(gòu)想。在整個(gè)設(shè)計(jì)構(gòu)成中，每個(gè)人都使用同一個(gè)設(shè)計(jì)界面。 Summer 09版本解決了大量歷史遺留的工具問(wèn)題。其中就包括了增加更多的機(jī)械層設(shè)置、增強(qiáng)的原理圖網(wǎng)絡(luò)類(lèi)定義。新版本中更關(guān)注于改進(jìn)測(cè)試點(diǎn)的分配和管理、精簡(jiǎn)嵌入式軟件開(kāi)發(fā)、軟設(shè)計(jì)中智能化調(diào)試和流暢的License管理等功能。我們?yōu)檫@個(gè)版本發(fā)布的新特性和新功能的作用感到高興，我們非常相信這些新的特性和技術(shù)也將令您激動(dòng)不已!電路板設(shè)計(jì)增強(qiáng)了圖形化DRC違規(guī)顯示Summer 09版本改進(jìn)了在線(xiàn)實(shí)時(shí)及批量DRC檢測(cè)中顯示的傳統(tǒng)違規(guī)的圖形化信息，其含蓋了主要的設(shè)計(jì)規(guī)則。 利用與一個(gè)可定義的指示違規(guī)信息的掩蓋圖形的合成，用戶(hù)現(xiàn)在已經(jīng)可以更靈活的解決出現(xiàn)在設(shè)計(jì)中的DRC錯(cuò)誤。用戶(hù)自定制PCB布線(xiàn)網(wǎng)絡(luò)顏色Summer09版本允許用戶(hù)在PCB文件中自定義布線(xiàn)網(wǎng)絡(luò)顯示的顏色。現(xiàn)在，用戶(hù)完全可以使用一種指定的顏色替代常用當(dāng)前板層顏色作為布線(xiàn)網(wǎng)絡(luò)顯示的顏色。并將該特性延伸到圖形迭層模式，進(jìn)一步增強(qiáng)了PCB的可視化特性。PCB板機(jī)械層設(shè)定增加到32層Altium Designer Summer 09版本為板級(jí)設(shè)計(jì)新增了16個(gè)機(jī)械層定義，使總的機(jī)械層定義達(dá)到32層。提升了PCB向Specctra導(dǎo)出數(shù)據(jù)的兼容性3D單層顯示模式改進(jìn)了測(cè)試點(diǎn)管理系統(tǒng)改進(jìn)了DirectX圖形重建速度在Altium Designer Summer09的PCB應(yīng)用中增強(qiáng)了DirectX圖形引擎的功能，直接關(guān)系到圖形重建的速度。由于圖形重構(gòu)是不常用到的，如果不是非常必要，將不再執(zhí)行重構(gòu)的操作；同時(shí)也優(yōu)化了DirectX數(shù)據(jù)填充特性。經(jīng)過(guò)測(cè)試，Summer09將在原版本的基礎(chǔ)上提升20%的圖形處理性能。前端設(shè)計(jì)按區(qū)域定義原理圖網(wǎng)絡(luò)類(lèi)功能Altium Designer現(xiàn)在可以允許用戶(hù)使用網(wǎng)絡(luò)類(lèi)標(biāo)簽功能在原理圖設(shè)計(jì)中將所涵蓋的每條信號(hào)線(xiàn)納入到自定義網(wǎng)絡(luò)類(lèi)之中。當(dāng)從原理圖創(chuàng)建PCB時(shí)，就可以將自定義的網(wǎng)絡(luò)類(lèi)引入到PCB規(guī)則。使用這種方式定義網(wǎng)絡(luò)的分配，將不再需要擔(dān)心耗費(fèi)時(shí)間、原理圖中網(wǎng)絡(luò)定義的混亂等問(wèn)題。Summer09版本將提供更加流暢、高效和整齊的網(wǎng)絡(luò)類(lèi)定義的新模式。裝配變量和板級(jí)元件標(biāo)號(hào)的圖形編輯功能Altium Designer Summer 09版本提供了裝配變量和板級(jí)元件標(biāo)號(hào)的圖形編輯功能。在編譯后的原理圖源文件中就可以了解裝配變量和修改板級(jí)元件標(biāo)號(hào)，這個(gè)新的特性將令你從設(shè)計(jì)的源頭就可以快速、高效的完成設(shè)計(jì)的變更；對(duì)于裝配變量和板級(jí)元件標(biāo)號(hào)變更操作，更重要的是這將提供一種更快速、更直觀的變通方法。軟設(shè)計(jì)支持C++高級(jí)語(yǔ)法格式的軟件開(kāi)發(fā)由于軟件開(kāi)發(fā)技術(shù)的進(jìn)步，使用更高級(jí)、更抽象的軟件開(kāi)發(fā)語(yǔ)言和工具已經(jīng)成為必然。從機(jī)器語(yǔ)言到匯編語(yǔ)言，再到過(guò)程化語(yǔ)言和面向?qū)ο蟮恼Z(yǔ)言。Altium Designer Summer09版本現(xiàn)在可以支持C++軟件開(kāi)發(fā)語(yǔ)言（一種更高級(jí)的語(yǔ)言），包括軟件的編譯和調(diào)試功能。基于Wishbone協(xié)議的探針儀器Altium Designer Summer 09新增了一款基于Wishbone協(xié)議的探針儀器（WB_PROBE）。該儀器是一個(gè)Wishbone主端元件，因此允許用戶(hù)利用探針儀器與Wishbone總線(xiàn)相連去探測(cè)兼容Wishbone協(xié)議的從設(shè)備。通過(guò)實(shí)時(shí)運(yùn)行的調(diào)試面板，用戶(hù)就可以觀察和修改外設(shè)的內(nèi)部寄存器內(nèi)容、存儲(chǔ)器件的內(nèi)存數(shù)據(jù)區(qū)，省卻了調(diào)用處理器儀器或底層調(diào)試器。對(duì)于無(wú)處理器的系統(tǒng)調(diào)試尤為重要。為FPGA儀器編寫(xiě)腳本Altium Designer已經(jīng)為用戶(hù)提供了一種可定制虛擬儀器的功能，在新的版本中您還將看到Altium新增了一種在FPGA內(nèi)利用腳本編程實(shí)現(xiàn)可定制虛擬儀器的功能。該功能將為用戶(hù)提供一種更直觀、界面更友好的腳本應(yīng)用模式增強(qiáng)的存儲(chǔ)單元管理器支持多軟件平臺(tái)知識(shí)庫(kù)新的FPGA外設(shè)內(nèi)核元件新的FPGA可配置通用元件虛擬存儲(chǔ)儀器在Altium Designer Summer 09版本中，用戶(hù)將看到一種全新的虛擬存儲(chǔ)儀器（MEMORY_INSTRUMENT）。 就在虛擬儀器內(nèi)部，其就可提供一個(gè)可配置存儲(chǔ)單元區(qū)。利用這個(gè)功能可以實(shí)現(xiàn)從其它邏輯器件、相連的PC和虛擬儀器面板中觀察和修改存儲(chǔ)區(qū)數(shù)據(jù)。系統(tǒng)級(jí)設(shè)計(jì)按需模式的License管理系統(tǒng)（On-Demand ）Altium Designer Summer 09版本中增加了基于WEB協(xié)議和按需License的模式。利用客戶(hù)賬號(hào)訪(fǎng)問(wèn)Altium客戶(hù)服務(wù)器，無(wú)須變更License文件或重新激活License，基于WEB協(xié)議的按需License管理器就可以允許一個(gè)License被用于任一一臺(tái)計(jì)算機(jī)。就好比一個(gè)全球化浮動(dòng)License，而無(wú)需建立用戶(hù)自己的License服務(wù)器。可瀏覽的License管理和報(bào)表全新的主頁(yè)Altium Labs私有的License服務(wù)模式在外部Web頁(yè)面內(nèi)打開(kāi)網(wǎng)絡(luò)鏈接增強(qiáng)了供應(yīng)商數(shù)據(jù)Altium Designer Summer 09版本中新增了兩個(gè)元器件供應(yīng)商信息的實(shí)時(shí)數(shù)據(jù)連接，這兩個(gè)供應(yīng)商分別為 Newark 和 Farnell 。通過(guò)供應(yīng)商數(shù)據(jù)查找面板內(nèi)的供應(yīng)商條目，用戶(hù)現(xiàn)在可以向目標(biāo)元件庫(kù)（SchLib, DbLib, SVNDbLib）或原理圖內(nèi)的元器件中導(dǎo)入元器件的參數(shù)、數(shù)據(jù)手冊(cè)鏈接信息、元器件價(jià)格和庫(kù)存信息等。另外，用戶(hù)還可以在目標(biāo)庫(kù)內(nèi)從供應(yīng)商條目中直接創(chuàng)建一個(gè)新的元器件。
標(biāo)簽： Altium Designer軟件下載
上傳時(shí)間： 2022-07-22
上傳用戶(hù)：canderile
SATA接口是新一代的硬盤(pán)串行接口標(biāo)準(zhǔn)，和以往的并行硬盤(pán)接口比較它具有支持熱插拔、傳輸速率快、執(zhí)行效率高的明顯優(yōu)勢(shì)。SATA2．0是SATA的第二代標(biāo)準(zhǔn)，它規(guī)定在數(shù)據(jù)線(xiàn)上使用LVDS NRZ串行數(shù)據(jù)流傳輸數(shù)據(jù)，速率可達(dá)3Gb/s。另外，SATA2．0還具有支持NCQ（本地命令隊(duì)列）、端口復(fù)用器、交錯(cuò)啟動(dòng)等一系列技術(shù)特征。正是由于以上的種種技術(shù)優(yōu)點(diǎn)，SATA硬盤(pán)業(yè)已被廣泛的使用于各種企業(yè)級(jí)和個(gè)人用戶(hù)。 硬盤(pán)作為主要的信息載體之一，其信息安全問(wèn)題尤其引起人們的關(guān)注。由于在加密時(shí)需要實(shí)時(shí)處理大量的數(shù)據(jù)，所以對(duì)硬盤(pán)數(shù)據(jù)的加密主要使用帶有密鑰的硬件加密的方式。因此將硬盤(pán)加密和SATA接口結(jié)合起來(lái)進(jìn)行設(shè)計(jì)和研究，完成基于SATA2．0接口的加解密芯片系統(tǒng)設(shè)計(jì)具有重要的使用價(jià)值和研究?jī)r(jià)值。 本論文首先介紹了SATA2．0的總線(xiàn)協(xié)議，其協(xié)議體系結(jié)構(gòu)包括物理層、鏈路層、傳輸層和命令層，并對(duì)系統(tǒng)設(shè)計(jì)中各個(gè)層次中涉及的關(guān)鍵問(wèn)題進(jìn)行了闡述。其次，本論文對(duì)ATA協(xié)議和命令進(jìn)行了詳細(xì)的解釋和分析，并針對(duì)設(shè)計(jì)中涉及的命令和對(duì)其做出的修改進(jìn)行了說(shuō)明。接著，本論文對(duì)SATA2．0加解密控制芯片的系統(tǒng)設(shè)計(jì)進(jìn)行了講解，包括硬件平臺(tái)搭建和器件選型、模塊和功能劃分、系統(tǒng)工作原理等，剖析了系統(tǒng)設(shè)計(jì)中的難點(diǎn)問(wèn)題并給出解決問(wèn)題的方法。然后，對(duì)系統(tǒng)數(shù)據(jù)通路的各個(gè)模塊的設(shè)計(jì)和實(shí)現(xiàn)進(jìn)行詳盡的闡述，并給出各個(gè)模塊的驗(yàn)證結(jié)果。最后，本文簡(jiǎn)要的介紹了驗(yàn)證平臺(tái)搭建和測(cè)試環(huán)境、測(cè)試方法等問(wèn)題，并分析測(cè)試結(jié)果。 本SATA2．0硬盤(pán)加解密接口電路在Xilinx公司的Virtex5 XC5VLX50T FPGA上進(jìn)行測(cè)試，目前工作正常，性能良好，已經(jīng)達(dá)到項(xiàng)目性能指標(biāo)要求。本論文在SATA加解密控制芯片設(shè)計(jì)與實(shí)現(xiàn)方面的研究成果，具有通用性、可移植性，有一定的理論及經(jīng)濟(jì)價(jià)值。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：JIUSHICHEN
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件是能通過(guò)對(duì)其進(jìn)行編程實(shí)現(xiàn)具有用戶(hù)規(guī)定功能的電路，特別適合集成電路的新品開(kāi)發(fā)和小批量ASIC電路的生產(chǎn)。近幾年來(lái)，F(xiàn)PGA的發(fā)展非常迅速，但目前國(guó)內(nèi)廠商所使用的FPGA芯片主要還是從國(guó)外進(jìn)口，這種狀況除了給生產(chǎn)廠家?guī)?lái)很大的成本壓力以外，同時(shí)也影響到國(guó)家信息產(chǎn)業(yè)的保密和安全問(wèn)題，因此在國(guó)內(nèi)自主研發(fā)FPGA便成為一種必然的趨勢(shì)。 基于上述現(xiàn)實(shí)狀況及國(guó)內(nèi)市場(chǎng)的巨大需求，中國(guó)電子科技集團(tuán)公司第58研究所近年來(lái)對(duì)FPGA進(jìn)行了專(zhuān)項(xiàng)研究，本論文正是作為58所專(zhuān)項(xiàng)的一部分研究工作的總結(jié)。本文深入研究了FPGA的相關(guān)設(shè)計(jì)技術(shù)，并進(jìn)行了實(shí)際的FPGA器件設(shè)計(jì)，研究工作的重點(diǎn)是在華潤(rùn)上華(CSMC)0.5μm標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上進(jìn)行具有6000有效門(mén)的FPGA的電路設(shè)計(jì)與仿真。 論文首先闡述了可編程邏輯器件的基本結(jié)構(gòu)，就可編程邏輯器件的發(fā)展過(guò)程及其器件分類(lèi)，對(duì)可編程只讀存儲(chǔ)器、現(xiàn)場(chǎng)可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復(fù)雜PLD等的基本結(jié)構(gòu)特點(diǎn)進(jìn)行了討論。接著討論了FPGA的基本結(jié)構(gòu)與分類(lèi)及它的編程技術(shù)，另外還闡述了FPGA的集成度和速率等相關(guān)問(wèn)題。并根據(jù)實(shí)際指標(biāo)要求確定本文研究目標(biāo)FPGA的基本結(jié)構(gòu)和它的編程技術(shù)，在華潤(rùn)上華0.5μm標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上，進(jìn)行一款FPGA芯片的設(shè)計(jì)研究工作。進(jìn)行了可編程邏輯單元的基本結(jié)構(gòu)的設(shè)計(jì)，并用CMOS邏輯和NMOS傳輸管邏輯實(shí)現(xiàn)了函數(shù)發(fā)生器、快速進(jìn)位鏈和觸發(fā)器的電路設(shè)計(jì)，并對(duì)其進(jìn)行了仿真，達(dá)到了預(yù)期的目標(biāo)。
標(biāo)簽： FPGA 芯片 電路設(shè)計(jì)
上傳時(shí)間： 2013-08-01
上傳用戶(hù)：baitouyu
現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件是能通過(guò)對(duì)其進(jìn)行編程實(shí)現(xiàn)具有用戶(hù)規(guī)定功能的電路，特別適合集成電路的新品開(kāi)發(fā)和小批量ASIC電路的生產(chǎn)。近幾年來(lái)，F(xiàn)PGA的發(fā)展非常迅速，但目前國(guó)內(nèi)廠商所使用的FPGA芯片主要還是從國(guó)外進(jìn)口，這種狀況除了給生產(chǎn)廠家?guī)?lái)很大的成本壓力以外，同時(shí)也影響到國(guó)家信息產(chǎn)業(yè)的保密和安全問(wèn)題，因此在國(guó)內(nèi)自主研發(fā)FPGA便成為一種必然的趨勢(shì)。 基于上述現(xiàn)實(shí)狀況及國(guó)內(nèi)市場(chǎng)的巨大需求，中國(guó)電子科技集團(tuán)公司第58研究所近年來(lái)對(duì)FPGA進(jìn)行了專(zhuān)項(xiàng)研究，本論文正是作為58所專(zhuān)項(xiàng)的一部分研究工作的總結(jié)。本文深入研究了FPGA的相關(guān)設(shè)計(jì)技術(shù)，并進(jìn)行了實(shí)際的FPGA器件設(shè)計(jì)，研究工作的重點(diǎn)是在華潤(rùn)上華(CSMC)0.5μm標(biāo)準(zhǔn)CMOS工藝基礎(chǔ)上進(jìn)行具有6000有效門(mén)的FPGA的電路設(shè)計(jì)與仿真。 論文首先闡述了可編程邏輯器件的基本結(jié)構(gòu)，就可編程邏輯器件的發(fā)展過(guò)程及其器件分類(lèi)，對(duì)可編程只讀存儲(chǔ)器、現(xiàn)場(chǎng)可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復(fù)雜PLD等的基本結(jié)構(gòu)特點(diǎn)進(jìn)行了討論。接著討論了FPGA的基本結(jié)構(gòu)與分類(lèi)及它的編程技術(shù)，另外還闡述了FPGA的集成度和速率等相關(guān)問(wèn)題。并根據(jù)實(shí)際指標(biāo)要求確定本文研究目標(biāo)FPGA的基本結(jié)構(gòu)和它的編程技術(shù)，在華潤(rùn)上華0.5μm標(biāo)準(zhǔn)CMOS工藝的基礎(chǔ)上，進(jìn)行一款FPGA芯片的設(shè)計(jì)研究工作。進(jìn)行了可編程邏輯單元的基本結(jié)構(gòu)的設(shè)計(jì)，并用CMOS邏輯和NMOS傳輸管邏輯實(shí)現(xiàn)了函數(shù)發(fā)生器、快速進(jìn)位鏈和觸發(fā)器的電路設(shè)計(jì)，并對(duì)其進(jìn)行了仿真，達(dá)到了預(yù)期的目標(biāo)。
標(biāo)簽： FPGA 芯片 電路設(shè)計(jì)
上傳時(shí)間： 2013-07-18
上傳用戶(hù)：zaizaibang
感應(yīng)加熱電源以其環(huán)保、節(jié)能等優(yōu)點(diǎn)在工業(yè)生產(chǎn)中得到了廣泛的應(yīng)用，逆變控制電路是直接影響感應(yīng)加熱電源能否安全、高效運(yùn)行的關(guān)鍵因素。目前的感應(yīng)加熱裝置很多采用模擬電路控制，而模擬控制電路觸點(diǎn)多，焊點(diǎn)多，系統(tǒng)可靠性低，對(duì)一些元件的工藝性要求高，電路中控制參數(shù)不容易進(jìn)行修改，靈活性較差。近年來(lái)隨著微處理機(jī)的發(fā)展，數(shù)字式控制精確，軟件設(shè)計(jì)靈活，因而整個(gè)控制系統(tǒng)容易實(shí)現(xiàn)，在感應(yīng)加熱領(lǐng)域中運(yùn)用數(shù)字式控制已是一個(gè)發(fā)展方向。 本文在模擬逆變控制系統(tǒng)的基礎(chǔ)上，在可編程邏輯器件(FPGA)上進(jìn)行了數(shù)字式并聯(lián)逆變控制系統(tǒng)的研究。 首先，本文針對(duì)感應(yīng)加熱并聯(lián)逆變控制的數(shù)字化進(jìn)行了詳細(xì)的研究。在參閱國(guó)內(nèi)外相關(guān)文獻(xiàn)的基礎(chǔ)上，結(jié)合已有模擬并聯(lián)逆變控制電路的工作原理，設(shè)計(jì)了全數(shù)字鎖相環(huán)、它激轉(zhuǎn)自激掃頻啟動(dòng)模塊等逆變控制功能模塊，并對(duì)各個(gè)模塊進(jìn)行了相關(guān)的數(shù)學(xué)分析和功能仿真，結(jié)果證明可以達(dá)到預(yù)定的功能指標(biāo)和設(shè)計(jì)要求。 然后，分析了感應(yīng)加熱電源的整體工作流程，針對(duì)模擬控制電路中控制參數(shù)不易進(jìn)行修改、靈活性較差等問(wèn)題，設(shè)計(jì)了數(shù)據(jù)采集、存儲(chǔ)、顯示等功能模塊，有利于系統(tǒng)的調(diào)試，參數(shù)修改等實(shí)際操作。 最后，以模擬逆變控制策略為基礎(chǔ)，分析了數(shù)字控制器的控制要求和策略。由硬件狀態(tài)機(jī)實(shí)現(xiàn)數(shù)字控制器的設(shè)計(jì)，完成對(duì)整個(gè)逆變控制系統(tǒng)的整體控制操作。通過(guò)自上而下的總體設(shè)計(jì)，將各個(gè)部分組合起來(lái)，構(gòu)成一個(gè)SOC系統(tǒng)。在FPGA集成軟件中進(jìn)行了各部分和整體的仿真驗(yàn)證，結(jié)果證明該設(shè)計(jì)可以完成逆變控制的各項(xiàng)需求和預(yù)定的人機(jī)交互操作。
標(biāo)簽： FPGA 感應(yīng)加熱電源 控制系統(tǒng)
上傳時(shí)間： 2013-07-09
上傳用戶(hù)：1222
1.打開(kāi)功能是專(zhuān)門(mén)用于對(duì)C語(yǔ)言文件自動(dòng)提取顯示所需要的漢字，進(jìn)行點(diǎn)陣碼數(shù)據(jù)轉(zhuǎn)換的，在您的C語(yǔ)言程序中，有一點(diǎn)需要特別留意：您的注解中請(qǐng)不要使用雙引號(hào)，否則會(huì)引起提取錯(cuò)誤。軟件包中的文件ee.c作為一個(gè)簡(jiǎn)單例程供提取測(cè)試用。2。提取以后的點(diǎn)陣碼可以隨意修改點(diǎn)陣數(shù)據(jù)，使用鼠標(biāo)的左鍵為加一點(diǎn)，右鍵為擦除一點(diǎn)。修改完畢請(qǐng)按旁邊的確認(rèn)鍵將數(shù)據(jù)記錄到點(diǎn)陣碼中，否則您的修改將自動(dòng)放棄。3。點(diǎn)陣碼可以隨意平移，請(qǐng)謹(jǐn)慎使用。平移之前請(qǐng)查看一遍所有的字符點(diǎn)陣圖，平移有可能會(huì)丟失邊界點(diǎn)，移出了邊界的點(diǎn)陣將被丟棄，不可恢復(fù)。平移
上傳時(shí)間： 2013-06-16
上傳用戶(hù)：tyg88888
Logic2007中文教程 PADS Logic功能，特點(diǎn)及使用教程 本教程描述了PADS Logic 的各種功能和特點(diǎn)、以及使用方法。這些功 能包括： 如何在PADS Logic 中使用工作區(qū)(Working Area)。 如何在PADS Logic 的元件庫(kù)中定義目標(biāo)庫(kù)(Library)。 如何從庫(kù)中搜索有關(guān)的元件(Part)。 如何添加連線(xiàn)(Connection)、總線(xiàn)(Bus)、使用頁(yè)間連接符號(hào) 移動(dòng)(Move)、拷貝(Copy)、刪除(Delete)和編輯(Edit)等操作方式(Mode)。 在設(shè)計(jì)數(shù)據(jù)編輯時(shí)使用查詢(xún)/修改(Query/Modify)命令。 如何定義設(shè)計(jì)規(guī)則(Design Rules)。 如何建立網(wǎng)表(Netlist)和SPICE 格式網(wǎng)絡(luò)表以及材料清單(BOM)報(bào)
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：zhaoq123
MOS關(guān)模型 Cgs：由源極和溝道區(qū)域重疊的電極形成的，其電容值是由實(shí)際區(qū)域的大小和在不同工作條件下保持恒定。Cgd：是兩個(gè)不同作用的結(jié)果。第一JFET區(qū)域和門(mén)電極的重疊，第二是耗盡區(qū)電容（非線(xiàn)性）。等效的Cgd電容是一個(gè)Vds電壓的函數(shù)。Cds：也是非線(xiàn)性的電容，它是體二極管的結(jié)電容，也是和電壓相關(guān)的。這些電容都是由Spec上面的Crss，Ciss和Coss決定的。由于Cgd同時(shí)在輸入和輸出，因此等效值由于Vds電壓要比原來(lái)大很多，這個(gè)稱(chēng)為米勒效應(yīng)。由于SPEC上面的值按照特定的條件下測(cè)試得到的，我們?cè)趯?shí)際應(yīng)用的時(shí)候需要修改Cgd的值。
標(biāo)簽： MOS 驅(qū)動(dòng) 功耗計(jì)算
上傳時(shí)間： 2013-12-09
上傳用戶(hù)：qlpqlq
PCB設(shè)計(jì)問(wèn)題集錦 問(wèn)：PCB圖中各種字符往往容易疊加在一起，或者相距很近，當(dāng)板子布得很密時(shí)，情況更加嚴(yán)重。當(dāng)我用Verify Design進(jìn)行檢查時(shí)，會(huì)產(chǎn)生錯(cuò)誤，但這種錯(cuò)誤可以忽略。往往這種錯(cuò)誤很多，有幾百個(gè)，將其他更重要的錯(cuò)誤淹沒(méi)了，如何使Verify Design會(huì)略掉這種錯(cuò)誤，或者在眾多的錯(cuò)誤中快速找到重要的錯(cuò)誤。 答：可以在顏色顯示中將文字去掉,不顯示后再檢查;并記錄錯(cuò)誤數(shù)目。但一定要檢查是否真正屬于不需要的文字。 問(wèn)： What’s mean of below warning:(6230,8330 L1) Latium Rule not checked: COMPONENT U26 component rule.答：這是有關(guān)制造方面的一個(gè)檢查，您沒(méi)有相關(guān)設(shè)定，所以可以不檢查。 問(wèn)： 怎樣導(dǎo)出jop文件？答：應(yīng)該是JOB文件吧？低版本的powerPCB與PADS使用JOB文件。現(xiàn)在只能輸出ASC文件，方法如下STEP：FILE/EXPORT/選擇一個(gè)asc名稱(chēng)/選擇Select ALL/在Format下選擇合適的版本/在Unit下選Current比較好/點(diǎn)擊OK/完成然后在低版本的powerPCB與PADS產(chǎn)品中Import保存的ASC文件，再保存為JOB文件。 問(wèn)： 怎樣導(dǎo)入reu文件？答：在ECO與Design 工具盒中都可以進(jìn)行，分別打開(kāi)ECO與Design 工具盒，點(diǎn)擊右邊第2個(gè)圖標(biāo)就可以。 問(wèn)： 為什么我在pad stacks中再設(shè)一個(gè)via:1(如附件）和默認(rèn)的standardvi(如附件）在布線(xiàn)時(shí)V選擇1，怎么布線(xiàn)時(shí)按add via不能添加進(jìn)去這是怎么回事，因?yàn)橛袝r(shí)要使用兩種不同的過(guò)孔。答：PowerPCB中有多個(gè)VIA時(shí)需要在Design Rule下根據(jù)信號(hào)分別設(shè)置VIA的使用條件，如電源類(lèi)只能用Standard VIA等等，這樣操作時(shí)就比較方便。詳細(xì)設(shè)置方法在PowerPCB軟件通中有介紹。 問(wèn)：為什么我把On-line DRC設(shè)置為prevent..移動(dòng)元時(shí)就會(huì)彈出(圖2),而你們教程中也是這樣設(shè)置怎么不會(huì)呢?答：首先這不是錯(cuò)誤,出現(xiàn)的原因是在數(shù)據(jù)中沒(méi)有BOARD OUTLINE.您可以設(shè)置一個(gè),但是不使用它作為CAM輸出數(shù)據(jù). 問(wèn)：我用ctrl+c復(fù)制線(xiàn)時(shí)怎設(shè)置原點(diǎn)進(jìn)行復(fù)制，ctrl+v粘帖時(shí)總是以最下面一點(diǎn)和最左邊那一點(diǎn)為原點(diǎn) 答： 復(fù)制布線(xiàn)時(shí)與上面的MOVE MODE設(shè)置沒(méi)有任何關(guān)系,需要在右鍵菜單中選擇,這在PowerPCB軟件通教程中有專(zhuān)門(mén)介紹. 問(wèn)：用(圖4)進(jìn)行修改線(xiàn)時(shí)拉起時(shí)怎總是往左邊拉起(圖5)，不知有什么辦法可以輕易想拉起左就左，右就右。答： 具體條件不明,請(qǐng)檢查一下您的DESIGN GRID,是否太大了. 問(wèn)： 好不容易拉起右邊但是用(圖6)修改線(xiàn)怎么改怎么下面都會(huì)有一條不能和在一起，而你教程里都會(huì)好好的(圖8)答：這可能還是與您的GRID 設(shè)置有關(guān),不過(guò)沒(méi)有問(wèn)題,您可以將不需要的那段線(xiàn)刪除.最重要的是需要找到布線(xiàn)的感覺(jué),每個(gè)軟件都不相同,所以需要多練習(xí)。 問(wèn)： 尊敬的老師:您好！這個(gè)圖已經(jīng)畫(huà)好了，但我只對(duì)（如圖1）一種的完全間距進(jìn)行檢查，怎么錯(cuò)誤就那么多，不知怎么改進(jìn)。請(qǐng)老師指點(diǎn)。這個(gè)圖在附件中請(qǐng)老師幫看一下，如果還有什么問(wèn)題請(qǐng)指出來(lái)，本人在改進(jìn)。謝！！！！！答：請(qǐng)注意您的DRC SETUP窗口下的設(shè)置是錯(cuò)誤的,現(xiàn)在選中的SAME NET是對(duì)相同NET進(jìn)行檢查,應(yīng)該選擇NET TO ALL.而不是SAME NET有關(guān)各項(xiàng)參數(shù)的含義請(qǐng)仔細(xì)閱讀第5部教程. 問(wèn)： U101元件已建好，但元件框的拐角處不知是否正確，請(qǐng)幫忙CHECK 答：元件框等可以通過(guò)修改編輯來(lái)完成。問(wèn)： U102和U103元件沒(méi)建完全，在自動(dòng)建元件參數(shù)中有幾個(gè)不明白：如：SOIC--》silk screen欄下spacing from pin與outdent from first pin對(duì)應(yīng)U102和U103元件應(yīng)寫(xiě)什么數(shù)值，還有這兩個(gè)元件SILK怎么自動(dòng)設(shè)置，以及SILK內(nèi)有個(gè)圓圈怎么才能畫(huà)得與該元件參數(shù)一致。 答：Spacing from pin指從PIN到SILK的Y方向的距離,outdent from first pin是第一PIN與SILK端點(diǎn)間的距離.請(qǐng)根據(jù)元件資料自己計(jì)算。
標(biāo)簽： PCB 設(shè)計(jì)問(wèn)題 集錦
上傳時(shí)間： 2013-10-07
上傳用戶(hù)：comer1123
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