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抄表器

  • 開關電源變換器小信號建模

    開關電源變換器ridley的博士論文,很經典

    標簽: 開關電源 變換器 小信號建模

    上傳時間: 2013-04-24

    上傳用戶:afeiafei309

  • 基于ARM和GPRS技術的第二代身份證無線手持閱讀器的研究

    按照公安部規定,我國從 2004 年開始換發第二代居民身份證,預計到 2008 年基本完成第二代居民身份證的換發工作。第二代身份證與第一代身份證最大的區別在于:它的內部嵌入了一枚指甲蓋大小的非接觸式 IC 芯片,該芯片內存儲有姓名、性別等9項信息。本課題設計出一款基于 ARM 和 GPRS 技術的第二代身份證無線手持閱讀器,該閱讀器能讀出第二代身份證內 IC 卡信息,并可通過 GPRS 網絡將信息進行無線傳輸。 本文以該閱讀器的設計為主線,論述的主要內容如下: 1.介紹了課題背景及意義。全國 9 億第二代身份證的換發,必然帶來各行業對閱讀器的大量需求,而現有閱讀器的弊端促使了對閱讀器做更深入的研究。 2.介紹了相關概念及技術,包括:無線射頻識別技術、ISO/IEC14443 協議、嵌入式系統、ARM、GPRS技術等。 3.詳細介紹了該閱讀器的硬件設計方法,并給出主要硬件模塊電路原理圖及其 PCB 板設計方法,同時也簡單介紹了硬件的焊接和調試過程。 4.詳細介紹了該閱讀器的軟件設計方法,包括:讀卡模塊驅動程序、GPRS 模塊驅動程序、人機對話模塊驅動程序、I/O 口驅動程序的流程圖和部分代碼。 5.為使該閱讀器安全可靠地運行,對閱讀器進行了各種功能測試,包括:讀卡功能、GPRS 數據傳輸功能、人機接口功能。 通過功能測試,該閱讀器能準確讀取第二代身份證內信息并通過GPRS 網絡成功將信息發送出去。該閱讀器與市面上現有的閱讀器相比,具有可脫機操作、無線傳輸、小巧靈便的優點。由于該閱讀器軟件采用模塊化的設計方法,可以方便移植到其他非接觸卡閱讀器中,因此本閱讀器具有非常廣泛的應用前景。

    標簽: GPRS ARM 身份證 無線

    上傳時間: 2013-06-10

    上傳用戶:爺的氣質

  • spwm表生成工具

    生成spwm正弦表的程序,直接運行輸入相應的參數就可以了。

    標簽: spwm 生成工具

    上傳時間: 2013-04-24

    上傳用戶:buffer

  • 基于ARM核嵌入式系統的AES算法優化

    本文從AES的算法原理和基于ARM核嵌入式系統的開發著手,研究了AES算法的設計原則、數學知識、整體結構、算法描述以及AES存住的優點利局限性。 針對ARM核的體系結構及特點,對AES算法進行了優化設計,提出了從AES算法本身和其結構兩個方面進行優化的方法,在算法本身優化方面是把加密模塊中的字節替換運算、列混合運算和解密模塊中的逆列混合運算中原來的復雜的運算分別轉換為簡單的循環移位、乘和異或運算。在算法結構優化方面是在輸入輸山接口上采用了4個32位的寄存器對128bits數據進行了并行輸入并行輸出的優化設計;在密鑰擴展上的優化設計是采用內部擴展,即在進行每一輪的運算過程的同時算出下一輪的密鑰,并把下一輪的密鑰暫存在SRAM里,使得密鑰擴展與加/解密運算并行執行;加密和解密優化設計是將輪函數查表操作中的四個操作表查詢工作合并成一個操作表查詢工作,同時為了使加密代碼在解密代碼中可重用,節省硬件資源,在解密過程中采用了與加密相一致的過程順序。 根據上述的優化設計,基于ARM核嵌入式系統的ADS開發環境,提出了AES實現的軟硬件方案、AES加密模塊和解密模塊的實現方案以及測試方案,總結了基于ARM下的高效編程技巧及混合接口規則,在集成開發環境下對算法進行了實現,分別得出了初始密鑰為128bits、192bits和256bits下的加密與解密的結果,并得劍了正確驗證。在性能測試的過程中應用編譯器的優化選項和其它優化技巧優化了算法,使算法具有較高的加密速度。

    標簽: ARM AES 嵌入式系統 算法優化

    上傳時間: 2013-04-24

    上傳用戶:liansi

  • 基于ARM控制的新型零電壓零電流全橋DCDC變換器的研制

    軟開關技術是電力電子裝置向高頻化、高功率密度化發展的關鍵技術,已成為現代電力電子技術研究的熱點之一。微處理器的出現促進了電力電子變換器的控制技術從傳統的模擬控制轉向數字控制,數字控制技術可使控制電路大為簡化,并能提高系統的抗干擾能力、控制靈活性、通用性以及智能化程度。本文提出了一種利用耦合輸出電感的新型次級箝位ZVZCS PWM DC/DC變換器,其反饋控制采用數字化方式。 論文分析了該新型變換器的工作原理,推導了變換器各種狀態時的參數計算方程;設計了以ARW芯片LPC2210為核心的數字化反饋控制系統,通過軟件設計實現了PWM移相控制信號的輸出;運用Pspice9.2軟件成功地對變換器進行了仿真,分析了各參數對變換器性能的影響,并得出了變換器的優化設計參數;最后研制出基于該新型拓撲和數字化控制策略的1千瓦移相控制零電壓零電流軟開關電源,給出了其主電路、控制電路、驅動電路、保護電路及高頻變壓器等的設計過程,并在實驗樣機上測量出了實際運行時的波形。 理論分析與實驗結果表明:該變換器拓撲能實現超前橋臂的零電壓開關,滯后橋臂的零電流開關;采用ARM微控制器進行數字控制,較傳統的純模擬控制實時反應速度更快、電源穩壓性能更好、外圍電路更簡單、設計更靈活等,為實現智能化數字電源創造了基礎,具有廣泛的應用前景和巨大的經濟價值。

    標簽: DCDC ARM 控制 全橋

    上傳時間: 2013-08-03

    上傳用戶:cc1

  • H264AVC的CAVLC編碼算法研究及FPGA實現

    H.264/AVC是國際電信聯盟與國際標準化組織/國際電工委員會聯合推出的活動圖像編碼標準,簡稱H.264。作為最新的國際視頻編碼標準,H.264/AVC與MPEG-4、H.263等視頻編碼標準相比,性能有了很大的提高,并已在流媒體、數字電視、電話會議、視頻存儲等諸多領域得到廣泛的應用。 本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding,基于上下文的自適應可變長編碼)編碼算法研究及FPGA實現。對于變換后的熵編碼,H.264/AVC支持兩種編碼模式:基于上下文的可變長編碼(CAVLC)和基于上下文的自適應算術編碼(CABAC,Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中,盡管CAVLC算法也是采用了VLC編碼,但是同以往標準不同,它所有的編碼都是基于上下文進行。這種方法比傳統的查單一表的方法提高了編碼效率,但也增加了設計上的困難。 作者在全面學習H.264/AVC協議和深入研究CAVLC編碼算法的基礎上,確定了并行編碼的CAVLC編碼器結構框圖,并總結出了影響CAVLC編碼器實現的瓶頸。針對這些瓶頸,對CAVLC編碼器中的各個功能模塊進行了優化設計,這些優化設計包括多參考塊的表格預測法、快速查找表法、算術消除法等。最后,用Verilog硬件描述語言對所設計的CAVLC編碼器進行了描述,用EDA軟件對其主要功能模塊進行了仿真,并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結果表明,該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求,為整個CAVLC編碼器的實時通信提供了良好的基礎。

    標簽: CAVLC H264 FPGA 264

    上傳時間: 2013-06-04

    上傳用戶:libenshu01

  • LDPC碼編碼器FPGA實現研究

    LDPC(低密度奇偶校驗碼)編碼是提高通信質量和數據傳輸速率的關鍵技術。LDPC碼應用于實際通信系統是本課題的研究重點。實際通信要求在LDPC碼長盡量短、碼率盡量高及硬件可實現的前提下,結合連續相位MSK調制,滿足歸一化信噪比SNR=2dB時,系統誤碼率低于10-4。根據課題背景,本文主要研究基于FPGA的LDPC編碼器設計與實現。 LDPC碼的編碼復雜度往往與其幀長的平方成正比,編碼復雜度大,成為編碼硬件實現的一個障礙;論文針對實際系統的預期指標,通過對多種矩陣構造算法的預選方案及影響LDPC碼性能參數仿真分析,基于1/2碼率,1024和2048兩種幀長,設計了三種編碼器的備選方案,分別為直接下三角編碼器,串行準循環編碼器和二階準循環編碼器。 對于每種編碼器,分別設計了其整體結構,并對每種編碼器的功能模塊進行深入研究,設計完成后利用第3方軟件MODELSIM對編碼器進行了時序仿真;根據時序仿真結果和綜合報告對三種編碼方案進行比較,最終選擇串行準循環編碼器作為硬件實現的編碼方案。 最后,在FPGA中硬件實現了串行準循環編碼器并對其進行測試,利用MATLAB仿真程序和串口通信工具最終驗證了這種編碼器的正確性和硬件可實現性。

    標簽: LDPC FPGA 編碼器 實現研究

    上傳時間: 2013-08-02

    上傳用戶:林魚2016

  • LDPC碼譯碼器FPGA實現研究

    LDPC碼以其接近Shannon極限的優異性能在編碼界引起了轟動,成為研究的熱點。隨著研究的不斷深入和技術的發展,目前,LDPC碼已經被多個通信系統定為信道編碼方案,并被應用到第二代數字視頻廣播衛星(DVB—S2)通信系統中。由于LDPC碼譯碼過程中所涉及的數據量龐大,譯碼時序控制復雜,如何實現LDPC碼譯碼器成為了人們研究的重點。 論文以基于FPGA實現LDPC碼譯碼器為研究目標,主要對譯碼算法選擇、譯碼數據量化、定點數據表示方式、譯碼算法關鍵運算單元的FPGA設計和譯碼的時序控制進行了深入研究。首先分析了LDPC碼的基本譯碼原理和常用譯碼算法。然后重點分析了BP算法、Log-BP算法、最小和算法和歸一化最小和算法,并對四種譯碼算法的糾錯性能和譯碼復雜度進行比較論證,選出適合硬件實現的譯碼方案。結合通信系統,對譯碼算法進行仿真分析,確定了譯碼算法的各個參數值和譯碼量化方案。 在系統仿真分析論證的基礎之上,以歸一化最小和譯碼算法為理論方案,利用硬件描述語言編寫譯碼功能模塊,并基于FPGA實現了固定譯碼長度的LDPC碼譯碼器,利用MATLAB和Modelsim分別對譯碼器進行了功能驗證和時序驗證,最后模擬通信系統完成了譯碼器的硬件測試。

    標簽: LDPC FPGA 譯碼器 實現研究

    上傳時間: 2013-04-24

    上傳用戶:1234567890qqq

  • 利用AD650壓頻轉換器設計頻壓轉換器

    利用AD650壓頻轉換器設計頻壓轉換器:

    標簽: 650 AD 壓頻轉換器 轉換器

    上傳時間: 2013-06-03

    上傳用戶:pinksun9

  • SEED-XDS560PLUS仿真器驅動

    SEED-XDS560PLUS仿真器驅動

    標簽: SEED-XDS PLUS 560 仿真器

    上傳時間: 2013-06-16

    上傳用戶:tyler

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