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抑制技術(shù)(shù)

  • 數(shù)字信號(hào)處理與噪音抑制(英文版)

    ·數(shù)字信號(hào)處理與噪音抑制(英文版)

    標(biāo)簽： 數(shù)字信號(hào)處理 英文

    上傳時(shí)間： 2013-04-24

    上傳用戶：tanw97

  • 寬帶鏡頻抑制混頻器應(yīng)用研究

    雷達(dá)和通信系統(tǒng)中，采用鏡頻抑制混頻器能夠有效抑制鏡像頻率，提高系統(tǒng)的抗干擾能力，同時(shí)能夠有效的回收鏡頻能量，提高工作效率。在介紹鏡像干擾原理的基礎(chǔ)上，文中給出了一種鏡頻抑制混頻器的框圖，該結(jié)構(gòu)既能在接收機(jī)中作為鏡頻抑制混頻器，還能在發(fā)射機(jī)中作為單邊帶調(diào)制器。本文對(duì)某型下變頻器進(jìn)行了干擾分析，與鏡像抑制混頻器進(jìn)行了對(duì)比研究，提出了用鏡像抑制混頻器替代該型下變頻器的可行性。

    標(biāo)簽： 寬帶 鏡頻抑制 混頻器 應(yīng)用研究

    上傳時(shí)間： 2013-10-30

    上傳用戶：四只眼

  • 抑制電磁干擾源的設(shè)計(jì)

    為了提高電子設(shè)備、儀表的工作性能等指標(biāo)，針對(duì)電源、暫態(tài)過(guò)程、電磁輻射幾種常見(jiàn)干擾源從他的干擾因素和特點(diǎn)出發(fā)，采用濾波器、加靜電屏蔽、吸收、電磁屏蔽等措施抑制干擾源的影響。在應(yīng)用中可根據(jù)實(shí)際需要進(jìn)行選擇。

    標(biāo)簽： 電磁 干擾源

    上傳時(shí)間： 2013-10-10

    上傳用戶：dengzb84

  • 高共模抑制比儀用放大電路方案

    本文針對(duì)傳統(tǒng)儀用放大電路的特點(diǎn)，介紹了一種高共模抑制比儀用放大電路，引入共模負(fù)反饋，大大提高了通用儀表放大器的共模抑制能力。

    標(biāo)簽： 共模抑制比 儀用放大 電路 方案

    上傳時(shí)間： 2013-11-10

    上傳用戶：lingfei

  • 諧波電流抑制

    本文闡述電視機(jī)、顯示器和微機(jī)等產(chǎn)品的諧波電流產(chǎn)生原因，介紹抑制諧波電流的方法及設(shè)計(jì)時(shí)應(yīng)考慮的問(wèn)題。 關(guān)鍵詞：諧波電流、抑制技術(shù)

    標(biāo)簽： 諧波電流抑制

    上傳時(shí)間： 2013-11-01

    上傳用戶：a673761058

  • 抑制△I噪聲的PCB設(shè)計(jì)方法

    抑制△I 噪聲一般需要從多方面著手, 但通過(guò)PCB 設(shè)計(jì)抑制△I 噪聲是有效的措施之一。如何通過(guò)PCB 設(shè)計(jì)抑制△I 噪聲是一個(gè)亟待深入研究的問(wèn)題。在對(duì)△I 噪聲的產(chǎn)生、特點(diǎn)、主要危害等研究的基礎(chǔ)上, 討論了輻射干擾機(jī)理, 重點(diǎn)結(jié)合PCB 和EMC 研究的新進(jìn)展, 研究了抑制△I 噪聲的PCB 設(shè)計(jì)方法。對(duì)通過(guò)PCB 設(shè)計(jì)抑制△I 噪聲的研究與應(yīng)用具有指導(dǎo)作用。

    標(biāo)簽： PCB 設(shè)計(jì)方法

    上傳時(shí)間： 2014-12-24

    上傳用戶：時(shí)代電子小智

  • 共模干擾差模干擾及其抑制技術(shù)分析

    共模干擾和差模干擾是電子、 電氣產(chǎn)品上重要的干擾之一，它們 可以對(duì)周圍產(chǎn)品的穩(wěn)定性產(chǎn)生嚴(yán)重 的影響。在對(duì)某些電子、電氣產(chǎn)品 進(jìn)行電磁兼容性設(shè)計(jì)和測(cè)試的過(guò)程 中，由于對(duì)各種電磁干擾采取的抑 制措施不當(dāng)而造成產(chǎn)品在進(jìn)行電磁 兼容檢測(cè)時(shí)部分測(cè)試項(xiàng)目超標(biāo)或通 不過(guò)EMC 測(cè)試，從而造成了大量人 力、財(cái)力的浪費(fèi)。為了掌握電磁干 擾抑制技術(shù)的一些特點(diǎn)，正確理解 一些概念是十分必要的。共模干擾 和差模干擾的概念就是這樣一種重 要概念。正確理解和區(qū)分共模和差 模干擾對(duì)于電子、電氣產(chǎn)品在設(shè)計(jì) 過(guò)程中采取相應(yīng)的抗干擾技術(shù)十分 重要，也有利于提高產(chǎn)品的電磁兼 容性。

    標(biāo)簽： 共模干擾 差模 分 干擾

    上傳時(shí)間： 2014-01-16

    上傳用戶：tdyoung

  • 一種抑制電源分配網(wǎng)絡(luò)并聯(lián)諧振的方法

    提出一種增加去耦支路損耗抑制電源分配網(wǎng)絡(luò)PDN中并聯(lián)諧振的方法。該方法通過(guò)在去耦支路引入一個(gè)串聯(lián)電阻，使PDN的損耗增加，從而抑制PDN并聯(lián)諧振。給出了理論模型，借助Hyperlynx PI仿真軟件在DM642板卡上進(jìn)行仿真實(shí)驗(yàn)。結(jié)果表明，在去耦支路引入一個(gè)0.45 Ω電阻，可將PDN并聯(lián)諧振處的品質(zhì)因數(shù)Q從282抑制到13。同時(shí)，分析了引入電阻對(duì)去耦效果的影響。當(dāng)引入電阻小于0.45 Ω時(shí)，可通過(guò)增加去耦電容并聯(lián)個(gè)數(shù)來(lái)補(bǔ)償引入電阻對(duì)去耦的影響。

    標(biāo)簽： 電源分配 并聯(lián)諧振 網(wǎng)絡(luò)

    上傳時(shí)間： 2013-11-16

    上傳用戶：dick_sh

  • 全橋變換器中磁通不平衡的抑制_高春軒

    全橋變換器中磁通不平衡的抑制。

    標(biāo)簽： 全橋變換器 不平衡 磁通

    上傳時(shí)間： 2013-10-22

    上傳用戶：nunnzhy

  • 一種高電源抑制比的CMOS帶隙基準(zhǔn)電壓源設(shè)計(jì)

    介紹一種基于CSMC0.5 μm工藝的低溫漂高電源抑制比帶隙基準(zhǔn)電路。本文在原有Banba帶隙基準(zhǔn)電路的基礎(chǔ)上，通過(guò)采用共源共柵電流鏡結(jié)構(gòu)和引入負(fù)反饋環(huán)路的方法，大大提高了整體電路的電源抑制比。 Spectre仿真分析結(jié)果表明：在-40~100 ℃的溫度范圍內(nèi)，輸出電壓擺動(dòng)僅為1.7 mV，在低頻時(shí)達(dá)到100 dB以上的電源抑制比（PSRR），整個(gè)電路功耗僅僅只有30 μA。可以很好地應(yīng)用在低功耗高電源抑制比的LDO芯片設(shè)計(jì)中。

    標(biāo)簽： CMOS 高電源抑制 帶隙基準(zhǔn) 電壓源

    上傳時(shí)間： 2013-10-27

    上傳用戶：thesk123

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