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抽象數(shù)(shù)據(jù)(jù)類型

基于抽象狀態(tài)機(jī)的網(wǎng)格系統(tǒng)設(shè)計(jì)和分析

基于抽象狀態(tài)機(jī)的網(wǎng)格系統(tǒng)設(shè)計(jì)和分析

標(biāo)簽： 抽象分狀態(tài) 網(wǎng)格

上傳時(shí)間： 2013-10-13

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Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）

Verilog_HDL的基本語(yǔ)法詳解（夏宇聞版）:Verilog HDL是一種用于數(shù)字邏輯電路設(shè)計(jì)的語(yǔ)言。用Verilog HDL描述的電路設(shè)計(jì)就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語(yǔ)言也是一種結(jié)構(gòu)描述的語(yǔ)言。這也就是說(shuō)，既可以用電路的功能描述也可以用元器件和它們之間的連接來(lái)建立所設(shè)計(jì)電路的Verilog HDL模型。Verilog模型可以是實(shí)際電路的不同級(jí)別的抽象。這些抽象的級(jí)別和它們對(duì)應(yīng)的模型類型共有以下五種：　　系統(tǒng)級(jí)（system）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)模塊的外部性能的模型。　　算法級(jí)（algorithm）：用高級(jí)語(yǔ)言結(jié)構(gòu)實(shí)現(xiàn)設(shè)計(jì)算法的模型。　　RTL級(jí)（Register Transfer Level）：描述數(shù)據(jù)在寄存器之間流動(dòng)和如何處理這些數(shù)據(jù)的模型。　　門(mén)級(jí)（gate-level）：描述邏輯門(mén)以及邏輯門(mén)之間的連接的模型。　　開(kāi)關(guān)級(jí)（switch-level）：描述器件中三極管和儲(chǔ)存節(jié)點(diǎn)以及它們之間連接的模型。　　一個(gè)復(fù)雜電路系統(tǒng)的完整Verilog HDL模型是由若干個(gè)Verilog HDL模塊構(gòu)成的，每一個(gè)模塊又可以由若干個(gè)子模塊構(gòu)成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設(shè)計(jì)的模塊交互的現(xiàn)存電路或激勵(lì)信號(hào)源。利用Verilog HDL語(yǔ)言結(jié)構(gòu)所提供的這種功能就可以構(gòu)造一個(gè)模塊間的清晰層次結(jié)構(gòu)來(lái)描述極其復(fù)雜的大型設(shè)計(jì)，并對(duì)所作設(shè)計(jì)的邏輯電路進(jìn)行嚴(yán)格的驗(yàn)證。　　Verilog HDL行為描述語(yǔ)言作為一種結(jié)構(gòu)化和過(guò)程性的語(yǔ)言，其語(yǔ)法結(jié)構(gòu)非常適合于算法級(jí)和RTL級(jí)的模型設(shè)計(jì)。這種行為描述語(yǔ)言具有以下功能：　　· 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)。　　· 用延遲表達(dá)式或事件表達(dá)式來(lái)明確地控制過(guò)程的啟動(dòng)時(shí)間。　　· 通過(guò)命名的事件來(lái)觸發(fā)其它過(guò)程里的激活行為或停止行為。　　· 提供了條件、if-else、case、循環(huán)程序結(jié)構(gòu)。　　· 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)（task）程序結(jié)構(gòu)。　　· 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)（function）。　　· 提供了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符、位運(yùn)算符。　　· Verilog HDL語(yǔ)言作為一種結(jié)構(gòu)化的語(yǔ)言也非常適合于門(mén)級(jí)和開(kāi)關(guān)級(jí)的模型設(shè)計(jì)。因其結(jié)構(gòu)化的特點(diǎn)又使它具有以下功能：　　- 提供了完整的一套組合型原語(yǔ)（primitive）; 　　- 提供了雙向通路和電阻器件的原語(yǔ); 　　- 可建立MOS器件的電荷分享和電荷衰減動(dòng)態(tài)模型。　　Verilog HDL的構(gòu)造性語(yǔ)句可以精確地建立信號(hào)的模型。這是因?yàn)樵赩erilog HDL中，提供了延遲和輸出強(qiáng)度的原語(yǔ)來(lái)建立精確程度很高的信號(hào)模型。信號(hào)值可以有不同的的強(qiáng)度，可以通過(guò)設(shè)定寬范圍的模糊值來(lái)降低不確定條件的影響。　　Verilog HDL作為一種高級(jí)的硬件描述編程語(yǔ)言，有著類似C語(yǔ)言的風(fēng)格。其中有許多語(yǔ)句如：if語(yǔ)句、case語(yǔ)句等和C語(yǔ)言中的對(duì)應(yīng)語(yǔ)句十分相似。如果讀者已經(jīng)掌握C語(yǔ)言編程的基礎(chǔ)，那么學(xué)習(xí)Verilog HDL并不困難，我們只要對(duì)Verilog HDL某些語(yǔ)句的特殊方面著重理解，并加強(qiáng)上機(jī)練習(xí)就能很好地掌握它，利用它的強(qiáng)大功能來(lái)設(shè)計(jì)復(fù)雜的數(shù)字邏輯電路。下面我們將對(duì)Verilog HDL中的基本語(yǔ)法逐一加以介紹。

標(biāo)簽： Verilog_HDL

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基于單片機(jī)和FPGA的程控型邏輯分析儀設(shè)計(jì)與實(shí)現(xiàn)

基于單片機(jī)和FPGA的程控型邏輯分析儀設(shè)計(jì)與實(shí)現(xiàn)

標(biāo)簽： FPGA 單片機(jī) 程控邏輯分析儀

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8eFPGA的微小型飛行器控制系統(tǒng)的硬件設(shè)計(jì)

基于xscale與FPGA的微小型飛行器控制系統(tǒng)的硬件設(shè)計(jì)---論文

標(biāo)簽： 8eFPGA 飛行器控制系統(tǒng) 硬件設(shè)計(jì)

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J-LIN仿真器操作步驟

J-LIN仿真器操作步驟，J-LIN仿真器操作步驟。

標(biāo)簽： J-LIN 仿真器操作

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KXB127礦用隔爆兼本安型聲光報(bào)警器說(shuō)明書(shū)

KXB127礦用隔爆兼本安型聲光報(bào)警器原理

標(biāo)簽： KXB 127 聲光報(bào)警器說(shuō)明書(shū)

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MPU-2型恒功率晶閘管中頻電源控制線路分析

MPU-2型恒功率晶閘管中頻電源控制線路分析

標(biāo)簽： MPU 恒功率晶閘管中頻電源分

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基于某型投放裝置的通用性測(cè)試軟件設(shè)計(jì)

以某型投放裝置測(cè)試軟件的設(shè)計(jì)為背景，考慮到多種測(cè)試儀的測(cè)試任務(wù)的共性與特點(diǎn)，提出了軟硬件相結(jié)合的的通用化設(shè)計(jì)方法；描述了其流程化、自動(dòng)化、層次化的測(cè)試方式；對(duì)其各部分功能和通用性進(jìn)行詳細(xì)介紹；經(jīng)過(guò)測(cè)試和使用，該軟件平臺(tái)通用性能好，操作簡(jiǎn)單，其通用性對(duì)各類測(cè)試系統(tǒng)的設(shè)計(jì)和發(fā)展有著重要的意義。

標(biāo)簽： 裝置測(cè)試軟件設(shè)計(jì)

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5位數(shù)微電腦型盤(pán)面式電表（24*48mm）

特點(diǎn)：精確度0.05%滿刻度±1位數(shù) 可量測(cè)交直流電流/交直流電壓/電位計(jì)/傳送器/Pt-100/熱電偶/荷重元/電阻等信號(hào) 顯示范圍-19999~99999可任意規(guī)劃具有自動(dòng)歸零或保持或雙顯示功能 (optional) 小數(shù)點(diǎn)可任意規(guī)劃尺寸小,穩(wěn)定性高

標(biāo)簽： 24 48 mm 微電腦

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微電腦型交流電力控制電表

特點(diǎn)：精確度0.25%滿刻度±1位數(shù) 可量測(cè)交流瓦特/乏爾/功率因數(shù)/相角顯示范圍0- ±19999可任意規(guī)劃輸入與輸出絕緣耐壓2仟伏特/1分鐘(input/output/power)) 突波測(cè)試強(qiáng)度4仟伏特(1.2x50us) 2組警報(bào)功能 (Optional) 15BIT類比輸出功能 (Optional) 數(shù)位RS-485界面 (Optional)

標(biāo)簽： 微電腦交流電力控制電表

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