在C8051F系列單片機中集成有多通道8位、10位、12位或16位的SAR型ADC，能夠滿足大多數數據采集的應用需求；集成跟蹤和保持電路；集成模擬多路復用器(AMUX)。 采樣頻率從100ksps到1Msps。 片內溫度傳感器可直接配置到ADC的輸入端。 C8051F04x系列集成可編程增益放大器(PGA)和高電壓差分放大器(HVDA)，可接受60V的差動模擬電壓輸入。 集成越限檢測器，可監視模擬量的變化范圍，越限能產生中斷。 C8051F06x系列集成DMA接口，提高對轉換結果的讀取效率。 ADC轉換啟動方式：軟件設置寄存器位啟動；定時器溢出啟動；外部管腳信號啟動。
上傳時間： 2013-10-13
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摘要: 本文介紹了L ED 顯示屏常規型驅動電路的設計方式及其存在的缺陷, 提出了簡單的L ED 顯示屏恒流驅動方式及電路的實現。關鍵詞:L ED 顯示屏 動態掃描 驅動電路中圖分類號: TN 873+ . 93 文獻標識碼:A 文章編號: 1005- 9490(2001) 03- 0252- 051 引 言 L ED 顯示屏是80 年代后期在全球迅速發展起來的新型信息顯示媒體, 它利用發光二極管構成的點陣模塊或像素單元, 組成大面積顯示屏幕, 以其可靠性高、使用壽命、環境適應能力強、性能價格比高、使用成本低等特點, 在信息顯示領域已經得到了非常廣泛的應用[ 1 ]。L ED 顯示屏主要包括發光二極管構成的陣列、驅動電路、控制系統及傳輸接口和相應的應用軟件等, 其中驅動電路設計的好壞, 對L ED 顯示屏的顯示效果、制作成本及系統的運行性能起著很重要的作用。所以, 設計一種既能滿足控制驅動的要求, 同時使用器件少、成本低的控制驅動電路是很有必要的。本文就常規型驅動電路的設計作些分析并提出恒流驅動電路的設計方式。2 L ED 顯示屏常規驅動電路的設計 L ED 顯示屏驅動電路的設計, 與所用控制系統相配合, 通常分為動態掃描型驅動及靜態鎖存型驅動二大類。以下就動態掃描型驅動電路的設計為例為進行分析:動態掃描型驅動方式是指顯示屏上的4 行、8 行、16 行等n 行發光二極管共用一組列驅動寄存器, 通過行驅動管的分時工作, 使得每行L ED 的點亮時間占總時間的1ön , 只要每行的刷新速率大于50 Hz, 利用人眼的視覺暫留效應, 人們就可以看到一幅完整的文字或畫面[ 2 ]。常規型驅動電路的設計一般是用串入并出的通用集成電路芯片如74HC595 或MC14094 等作為列數據鎖存, 以8050 等小功率N PN 三極管為列驅動, 而以達林頓三極管如T IP127 等作為行掃描管, 其電路如圖1 所示。
上傳時間： 2014-02-19
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在正常操作期間，一次WDT 超時溢出將產生一次器件復位。如果器件處于休眠狀態，一次WDT超時溢出將喚醒器件，使其繼續正常操作（即稱作WDT 喚醒）。對WDTE 設置位清零可以永久性地關閉WDT。后分頻器分配完全是由軟件控制，即它可在程序執行期間隨時更改。在例26-1 中，如果需要的預分頻值不是1:1，就不需要對OPTION_REG 寄存器做初始修改。如果需要的預分頻值是1:1，那么先向OPTION_REG 設置一個非1:1 的臨時預分頻值，在完成其它操作后，在最后修改OPTION_REG 時再設置1:1 的預分頻值。這樣操作，主要是因為無法知道TMR0 預分頻器的當前計數值，而且分頻器更改后，該值將變為WDT 后分頻器的當前計數值，所以必須遵循示例中的代碼順序。如果沒有按照示例中的代碼順序改變OPTION_REG 寄存器，那么無法準確得知WDT 復位前的時間。
上傳時間： 2013-11-02
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atmega8原理與及應用手冊,ATmega8 是ATMEL公司在2002年第一季度推出的一款新型AVR高檔單片機。在AVR家族中，ATmega8是一種非常特殊的單片機，它的芯片內部集成了較大 容量的存儲器和豐富強大的硬件接口電路，具備AVR高檔單片機MEGE系列的全部性能和特點。但由于采用了小引腳封裝（為DIP 28和TQFP/MLF32），所以其價格僅與低檔單片機相當，再加上AVR單片機的系統內可編程特性，使得無需購買昂貴的仿真器和編程器也可進行單片機 嵌入式系統的設計和開發，同時也為單片機的初學者提供了非常方便和簡捷的學習開發環境。 ATmega8的這些特點，使其成為一款具有極高性能價格比的單片機，深受廣大單片機用戶的喜愛，在產品應用市場上極具競爭力，被很多家用電器廠商和儀器儀表行業看中，從而使ATmega8迅速進入大批量的應用領域。 ATmega系列單片機屬于AVR中的高檔產品，它承襲了AT90所具有的特點，并在AT90（如 AT9058515、AT9058535）的基礎上，增加了更多的接口功能，而且在省電性能。穩定性、抗干擾性以及靈活性方面考慮得更加周全和完善。 ATmega8 是一款采用低功耗CMOS工藝生產的基于AVR RISC結構的8位單片機。AVR單片機的核心是將32個工作寄存器和豐富的指令集聯結在一起，所有的工作寄存器都與ALU（算術邏輯單元）直接相連，實 現了在一個時鐘周期內執行的一條指令同時訪問（讀寫）兩個獨立寄存器的操作。這種結構提高了代碼效率，使得大部分指令的執行時間僅為一個時鐘周期。因此， ATmega8可以達到接近1MIPS/MHz的性能，運行速度比普通CISC單片機高出10倍。
上傳時間： 2013-11-08
上傳用戶：朗朗乾坤
介紹了W5100在現場可編程門陣列(FPGA)系統中實現TCP／IP網絡通信的方法。描述了W5100的內部架構和寄存器設置，設計了一套基于直接總線接口模式的FPGA系統，系統主要由FPGA、WS100及網絡接口組成。FPGA通過狀態機狀態控制W51 00，實現傳輸控制協議(TCP)／互聯網協議(IP)。
上傳時間： 2013-11-08
上傳用戶：weiwolkt
關于3g無線網優的：WCDMA無線基本原理 課程目標： ? 掌握3G移動通信的基本概念 ? 掌握3G的標準化過程 ? 掌握WCDMA的基本網絡結構以及各網元功能 ? 掌握無線通信原理 ? 掌握WCDMA的關鍵技術 參考資料： ? 《3G概述與概況》 ? 《中興通訊WCDMA基本原理》 ? 《ZXWR RNC（V3.0）技術手冊》 ? 《ZXWR NB09技術手冊》 第1章 概述 1 1.1 移動通信的發展歷程 1 1.1.1 移動通信系統的發展 1 1.1.2 移動通信用戶及業務的發展 1 1.2 3G移動通信的概念 2 1.3 為什么要發展第三代移動通信 2 1.4 3G的標準化過程 3 1.4.1 標準組織 3 1.4.2 3G技術標準化 3 1.4.3 第三代的核心網絡 4 1.4.4 IMT-2000的頻譜分配 6 1.4.5 2G向3G移動通信系統演進 7 1.4.6 WCDMA核心網絡結構的演進 11 第2章 WCDMA系統介紹 13 2.1 系統概述 13 2.2 R99網元和接口概述 14 2.2.1 移動交換中心MSC 16 2.2.2 拜訪位置寄存器VLR 16 2.2.3 網關GMSC 16 2.2.4 GPRS業務支持節點SGSN 16 2.2.5 網關GPRS支持節點GGSN 17 2.2.6 歸屬位置寄存器與鑒權中心HLR/AuC 17 2.2.7 移動設備識別寄存器EIR 17 2.3 R4網絡結構概述 17 2.3.1 媒體網關MGW 19 2.3.2 傳輸信令網關T-SGW、漫游信令網關R-SGW 20 2.4 R5網絡結構概述 20 2.4.1 媒體網關控制器MGCF 22 2.4.2 呼叫控制網關CSCF 22 2.4.3 會議電話橋分MRF 22 2.4.4 歸屬用戶服務器HSS 22 2.5 UTRAN的一般結構 22 2.5.1 RNC子系統 23 2.5.2 Node B子系統 25 第3章 擴頻通信原理 27 3.1 擴頻通信簡介 27 3.1.1 擴頻技術簡介 27 3.1.2 擴頻技術的現狀 27 3.2 擴頻通信原理 28 3.2.1 擴頻通信的定義 29 3.2.2 擴頻通信的理論基礎 29 3.2.3 擴頻與解擴頻過程 30 3.2.4 擴頻增益和抗干擾容限 31 3.2.5 擴頻通信的主要特點 32 第4章 無線通信基礎 35 4.1 移動無線信道的特點 35 4.1.1 概述 35 4.1.2 電磁傳播的分析 37 4.2 編碼與交織 38 4.2.1 信道編碼 39 4.2.2 交織技術 42 4.3 擴頻碼與擾碼 44 4.4 調制 47 第5章 WCDMA關鍵技術 49 5.1 WCDMA系統的技術特點 49 5.2 功率控制 51 5.2.1 開環功率控制 51 5.2.2 閉環功率控制 52 5.2.3 HSDPA相關的功率控制 55 5.3 RAKE接收 57 5.4 多用戶檢測 60 5.5 智能天線 62 5.6 分集技術 64 第6章 WCDMA無線資源管理 67 6.1 切換 67 6.1.1 切換概述 67 6.1.2 切換算法 73 6.1.3 基于負荷控制原因觸發的切換 73 6.1.4 基于覆蓋原因觸發的切換 74 6.1.5 基于負荷均衡原因觸發的切換 77 6.1.6 基于移動臺移動速度的切換 79 6.2 碼資源管理 80 6.2.1 上行擾碼 80 6.2.2 上行信道化碼 83 6.2.3 下行擾碼 84 6.2.4 下行信道化碼 85 6.3 接納控制 89 6.4 負荷控制 95 第7章 信道 97 7.1 UTRAN的信道 97 7.1.1 邏輯信道 98 7.1.2 傳輸信道 99 7.1.3 物理信道 101 7.1.4 信道映射 110 7.2 初始接入過程 111 7.2.1 小區搜索過程 111 7.2.2 初始接入過程 112
上傳時間： 2013-11-21
上傳用戶：tdyoung
給出了電路的結構組成,根據KAI-02150的驅動和輸出參數要求設計了各個模塊的具體電路。通過SPI接口對AD9920A的寄存器進行配置,可以滿足多種工作模式切換的需要。與傳統的CCD模擬前端采集方案相比,文中的設計更加靈活簡單、穩定可靠。測試表明,設計的輸出驅動時鐘滿足KAI-02150的輸入要求,可以驅動CCD輸出模擬信號,并完成相關雙采樣和A/D轉換得到數字視頻信號。
上傳時間： 2014-12-29
上傳用戶：woshini123456
STM8S105xx_中文資料：這本數據手冊描述了STM8S105xx基礎型系列單片機的特點、引腳分配、電氣特性、機械特性和訂購信息。 如果需要關于STM8S單片機存儲器、寄存器和外設等的詳細信息，請參考STM8S系列單片機參考手冊(RM0016) 。 如果需要關于內部Flash存儲器的編程、擦除和保護的信息，請參考STM8S閃存編程手冊(PM0051) 。 如果需要關于調試和SWIM(single wire interface module單線接口模塊)，請參考STM8SWIM 通信協議和調試模塊用戶手冊(UM0470) 。 如果需要關于STM8 內核的信息，請參考STM8 CPU編程手冊(PM0044) 。
上傳時間： 2013-11-03
上傳用戶：JasonC
概要2 個對稱的600MHz 高性能Blackfin 內核328K Bytes 片內存儲器每個 Blackfin 內核包括:2 個16 位MAC，2 個40 位ALU，4 個8 位視頻ALU，以及1 個40 位移位器RISC 式寄存器和指令模型，編程簡單，編譯環境友好先進的調試、跟蹤和性能監視內核電壓 0.8V-1.2V，片內調壓器可調兼容 3.3V 及2.5V I/O256 引腳Mini-BGA 和297 引腳PBGA 兩種封裝外設兩個并行輸入/輸出外圍接口單元，支持ITU-R 656 視頻數據格式，可與ADI 的模擬前端ADC 無縫連接2 個雙通道全雙工同步串行接口，支持8 個立體聲I2S 通道2 個16 通道DMA 控制器和1 個內部存儲器DMA 控制器SPI 兼容端口12 個通用32-bit 定時/計數器，支持PWMSPI 兼容端口支持 IrDA 的UART2 個“看門狗”定時器48 個可編程標志引腳1x-63x 倍頻的片內PLL
上傳時間： 2013-11-06
上傳用戶：YUANQINHUI
通用陣列邏輯GAL實現基本門電路的設計 一、實驗目的 1.了解GAL22V10的結構及其應用； 2.掌握GAL器件的設計原則和一般格式； 3.學會使用VHDL語言進行可編程邏輯器件的邏輯設計； 4.掌握通用陣列邏輯GAL的編程、下載、驗證功能的全部過程。 二、實驗原理 1. 通用陣列邏輯GAL22V10 通用陣列邏輯GAL是由可編程的與陣列、固定（不可編程）的或陣列和輸出邏輯宏單元（OLMC）三部分構成。GAL芯片必須借助GAL的開發軟件和硬件，對其編程寫入后，才能使GAL芯片具有預期的邏輯功能。GAL22V10有10個I/O口、12個輸入口、10個寄存器單元，最高頻率為超過100MHz。 ispGAL22V10器件就是把流行的GAL22V10與ISP技術結合起來，在功能和結構上與GAL22V10完全相同，并沿用了GAL22V10器件的標準28腳PLCC封裝。ispGAl22V10的傳輸時延低于7.5ns，系統速度高達100MHz以上，因而非常適用于高速圖形處理和高速總線管理。由于它每個輸出單元平均能夠容納12個乘積項，最多的單元可達16個乘積項，因而更為適用大型狀態機、狀態控制及數據處理、通訊工程、測量儀器等領域。ispGAL22V10的功能框圖及引腳圖分別見圖1-1和1-2所示。 另外，采用ispGAL22V10來實現諸如地址譯碼器之類的基本邏輯功能是非常容易的。為實現在系統編程，每片ispGAL22V10需要有四個在系統編程引腳，它們是串行數據輸入(SDI)，方式選擇(MODE)、串行輸出(SDO)和串行時鐘(SCLK)。這四個ISP控制信號巧妙地利用28腳PLCC封裝GAL22V10的四個空腳，從而使得兩種器件的引腳相互兼容。在系統編程電源為+5V，無需外接編程高壓。每片ispGAL22V10可以保證一萬次在系統編程。 ispGAL22V10的內部結構圖如圖1-3所示。 2.編譯、下載源文件 用VHDL語言編寫的源程序，是不能直接對芯片編程下載的，必須經過計算機軟件對其進行編譯，綜合等最終形成PLD器件的熔斷絲文件(通常叫做JEDEC文件，簡稱為JED文件)。通過相應的軟件及編程電纜再將JED數據文件寫入到GAL芯片，這樣GAL芯片就具有用戶所需要的邏輯功能。 3.工具軟件ispLEVER簡介 ispLEVER 是Lattice 公司新推出的一套EDA軟件。設計輸入可采用原理圖、硬件描述語言、混合輸入三種方式。能對所設計的數字電子系統進行功能仿真和時序仿真。編譯器是此軟件的核心，能進行邏輯優化，將邏輯映射到器件中去，自動完成布局與布線并生成編程所需要的熔絲圖文件。軟件中的Constraints Editor工具允許經由一個圖形用戶接口選擇I/O設置和引腳分配。軟件包含Synolicity公司的“Synplify”綜合工具和Lattice的ispVM器件編程工具，ispLEVER軟件提供給開發者一個簡單而有力的工具。
上傳時間： 2013-11-17
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