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將Verilog設(shè)計(jì)轉(zhuǎn)成VHDL設(shè)計(jì)的程式
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將VHDL設(shè)計(jì)轉(zhuǎn)換成Verilog設(shè)計(jì)的程式
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JPEG的硬體設(shè)計(jì)採用的是VHDL設(shè)計(jì),有源碼
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使用FPGA設(shè)計(jì)WiMax接收機(jī)之OFDM同步硬體電路(內(nèi)附VHDL code)
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一個簡單的游戲設(shè)計(jì)...好好玩的
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倒數(shù)計(jì)時器 提供時間到關(guān)機(jī)的功能 可自由設(shè)定是否關(guān)機(jī)或者提供警示
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這是一個修改Oreilly Java 網(wǎng)路程式設(shè)計(jì)範(fàn)例的程式 主要是將裡面的一個小程式加上視窗管理者介面方便使用 使用環(huán)境： 需有JRE的環(huán)境 path需有指到JAVA_HOME下bin/
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最新程序最好的在線程序設(shè)計(jì) 建議同學(xué)們好好看看。最好的
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由遠(yuǎn)峰公司所設(shè)計(jì)的燒入flash軟體,歡迎使用2410/2440可用
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UML 2 for Dummies ( UML 理想設(shè)計(jì)方案 )
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