51單片機(jī)應(yīng)用實(shí)例詳解。希望對(duì)大家有幫助！！！
標(biāo)簽： 51單片機(jī) 應(yīng)用實(shí)例
上傳時(shí)間： 2013-06-01
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步步高DV921K DVD機(jī)原理詳解維修手冊(cè)（MT1369）
上傳時(shí)間： 2013-04-24
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卡爾曼濾波器教程，中文詳解，通俗易懂，18頁(yè)-Kalman Filter Directory
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：牛布牛
49個(gè)電路實(shí)例詳解 三位數(shù)字顯示電容測(cè)試表電路圖 市電電壓雙向越限報(bào)警保護(hù)器等
標(biāo)簽： 電路實(shí)例
上傳時(shí)間： 2013-06-19
上傳用戶(hù)：shenglei_353
開(kāi)關(guān)電源設(shè)計(jì)詳解 開(kāi)關(guān)電源設(shè)計(jì)詳解 開(kāi)關(guān)電源設(shè)計(jì)詳解 開(kāi)關(guān)電源設(shè)計(jì)詳解
標(biāo)簽： 開(kāi)關(guān)電源設(shè)計(jì)
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：stewart·
嵌入式Linux系統(tǒng)開(kāi)發(fā)技術(shù)詳解--基于ARM(完整版) 詳細(xì)解讀~！
上傳時(shí)間： 2013-07-11
上傳用戶(hù)：咔樂(lè)塢
隨著糾錯(cuò)編碼理論研究的不斷深入，糾錯(cuò)碼的實(shí)際應(yīng)用越來(lái)越廣泛。卷積碼作為其中重要的一種，已被大多數(shù)通信系統(tǒng)所采用。(2,1,7)卷積碼是一種短約束長(zhǎng)度最佳碼，編、譯碼器易于實(shí)現(xiàn)，且具有較強(qiáng)的糾錯(cuò)能力。 本文研究了IEEE 802.11協(xié)議中(2,1,7)卷積碼編碼、交織解交織及其軟判決高速Viterbi譯碼的實(shí)現(xiàn)問(wèn)題。 首先介紹了IEEE 802.11無(wú)線(xiàn)局域網(wǎng)標(biāo)準(zhǔn)及規(guī)范，然后介紹了信道編解碼中卷積碼編碼及Viterbi譯碼算法和FPGA 設(shè)計(jì)方法，接著通過(guò)對(duì)(2,1,7)卷積碼特點(diǎn)的具體分析，吸取目前Viterbi譯碼算法和交織解交織算法的優(yōu)點(diǎn)，采取一系列的改進(jìn)措施，基于FPGA實(shí)現(xiàn)了IEEE 802.11信道編解碼及交織和解交織系統(tǒng)。這些改進(jìn)措施包括采用并行FIFO、改進(jìn)的ACS 單元、流水式塊處理結(jié)構(gòu)、改進(jìn)的SMDO方法、雙重交織策略，使得在同樣時(shí)鐘速率下，系統(tǒng)的性能大幅度提高。最后將程序下載到Altera公司的Cyclone 系列的FPGA(型號(hào)EP1C6Q240C8)器件上進(jìn)測(cè)試，并對(duì)測(cè)試結(jié)果作了簡(jiǎn)單分析。
上傳時(shí)間： 2013-05-25
上傳用戶(hù)：00.00
本文首先在介紹多用戶(hù)檢測(cè)技術(shù)的原理以及系統(tǒng)模型的基礎(chǔ)上，對(duì)比分析了幾種多用戶(hù)檢測(cè)算法的性能，給出了算法選擇的依據(jù)。為了同時(shí)克服多址干擾和多徑干擾，給出了融合多用戶(hù)檢測(cè)與分集合并技術(shù)的接收機(jī)結(jié)構(gòu)。 接著，針對(duì)WCDMA反向鏈路信道結(jié)構(gòu)，介紹了擴(kuò)頻使用的OVSF碼和擾碼，分析了擾碼的延時(shí)自相關(guān)特性和互相關(guān)特性，指出了存在多址干擾和多徑干擾的根源。在此基礎(chǔ)上，給出了解相關(guān)檢測(cè)器的數(shù)學(xué)公式推導(dǎo)和結(jié)構(gòu)框圖，并仿真研究了用戶(hù)數(shù)、擴(kuò)頻比、信道估計(jì)精度等參數(shù)對(duì)系統(tǒng)性能的影響。 常規(guī)的干擾抵消是基于chip級(jí)上的抵消，需要對(duì)用戶(hù)信號(hào)重構(gòu)，因此具有較高的復(fù)雜度。在解相關(guān)檢測(cè)器的基礎(chǔ)上，衍生出符號(hào)級(jí)上的干擾抵消。通過(guò)仿真，給出了算法中涉及的干擾抑制控制權(quán)值、干擾抵消級(jí)數(shù)等參數(shù)的最佳取值，并進(jìn)行了算法性能比較。仿真結(jié)果驗(yàn)證了該算法的有效性。 最后，介紹了WCDMA系統(tǒng)移動(dòng)臺(tái)解復(fù)用技術(shù)的硬件實(shí)現(xiàn)，在FPGA平臺(tái)上分別實(shí)現(xiàn)了與基站和安捷倫8960儀表的互聯(lián)互通。
標(biāo)簽： WCDMA FPGA 多用戶(hù)檢測(cè) 下行鏈路
上傳時(shí)間： 2013-07-29
上傳用戶(hù)：jiangxin1234
近年來(lái),隨著微電子技術(shù)的高速發(fā)展,數(shù)字圖像壓縮編碼技術(shù)的逐漸成熟,實(shí)時(shí)圖象處理在多媒體、HDTV、圖像通信等領(lǐng)域有著越來(lái)越廣泛的應(yīng)用,圖像壓縮/解壓的IC芯片也已成為多媒體技術(shù)的核心,實(shí)現(xiàn)這些算法芯片的研究成為信息產(chǎn)業(yè)的新熱點(diǎn).該文基于FPGA設(shè)計(jì)了JPEG圖像壓縮編解碼芯片,通過(guò)改進(jìn)算法優(yōu)化結(jié)構(gòu),在合理地利用硬件資源的條件下,有效地挖掘出算法內(nèi)在的并行性.在JPEG編碼器設(shè)計(jì)中,改進(jìn)了JEONG的DCT變換算法,采用流水線(xiàn)優(yōu)化算法解決時(shí)間并行性問(wèn)題,提高了DCT/IDCT模塊的運(yùn)算速度;設(shè)計(jì)了基于查找表結(jié)構(gòu)的定點(diǎn)乘法器,便于在設(shè)計(jì)中共享乘法單元,以適應(yīng)流水線(xiàn)設(shè)計(jì)的要求;依據(jù)Huffman編碼表的規(guī)律性,采用并行查找表結(jié)構(gòu),用較少的存儲(chǔ)單元完成Huffman編解碼的運(yùn)算,同時(shí)也提高了編解碼速度.在JPEG解碼器設(shè)計(jì)中,根據(jù)Huffman碼字本身的特點(diǎn)和JPEG標(biāo)準(zhǔn),設(shè)計(jì)了一種Huffman碼字分組結(jié)構(gòu),基于該結(jié)構(gòu)提出分組Huffman查找表及地址編碼的設(shè)計(jì)方法,進(jìn)而完成了新的快速Huffman解碼算法及其模塊設(shè)計(jì).整個(gè)設(shè)計(jì)及其各個(gè)模塊都在ALTERA公司的EDA工具QUARTUSII平臺(tái)上進(jìn)行了邏輯綜合及功能和時(shí)序仿真.綜合和仿真結(jié)果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達(dá)到了較高的工作頻率,在速度和資源利用率方面均達(dá)到了較優(yōu)的狀態(tài),可滿(mǎn)足實(shí)時(shí)JPEG圖像編解碼的要求.在邏輯設(shè)計(jì)的基礎(chǔ)上,該設(shè)計(jì)可以進(jìn)一步作硬件仿真和實(shí)驗(yàn),將源代碼燒錄進(jìn)FPGA芯片,作為獨(dú)立器件或有自主知識(shí)產(chǎn)權(quán)的JPEG IP模塊,應(yīng)用于可視電話(huà)、手機(jī)和會(huì)議電視等低成本JPEG編解碼系統(tǒng)的實(shí)現(xiàn).
標(biāo)簽： FPGA JPEG 編解碼 芯片設(shè)計(jì)
上傳時(shí)間： 2013-05-31
上傳用戶(hù)：yuying4000
本文主要研究了數(shù)字聲音廣播系統(tǒng)(DAB)內(nèi)交織器與解交織器的算法及硬件實(shí)現(xiàn)方法。時(shí)間交織器與解交織器的硬件實(shí)現(xiàn)可以有幾種實(shí)現(xiàn)方案，本文對(duì)其性能進(jìn)行了分析比較，選擇了一種工程中實(shí)用的設(shè)計(jì)方案進(jìn)行設(shè)計(jì)，并將設(shè)計(jì)結(jié)果以FPGA設(shè)計(jì)驗(yàn)證。時(shí)間解交織器的交織速度、電路面積、占用內(nèi)存、是設(shè)計(jì)中主要因素，文中采用了單口SRAM實(shí)現(xiàn)，減少了對(duì)存儲(chǔ)器的使用，利用lC設(shè)計(jì)的優(yōu)化設(shè)計(jì)方法來(lái)改善電路的面積。硬件實(shí)現(xiàn)是采用工業(yè)EDA標(biāo)準(zhǔn)Top-to-Down設(shè)計(jì)思想來(lái)設(shè)計(jì)時(shí)間解交織，使用verilogHDL硬件描述語(yǔ)言來(lái)描述解交織器，用Cadence Nc-verilog進(jìn)行仿真，Debussy進(jìn)行debug，在Altera公司的FPGA開(kāi)發(fā)板上進(jìn)行測(cè)試，然后用ASIC實(shí)現(xiàn)。測(cè)試結(jié)果證明：時(shí)間解交織器的輸出正確，實(shí)現(xiàn)速度較快，占用面積較小。
上傳時(shí)間： 2013-04-24
上傳用戶(hù)：梧桐
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