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數(shù)(shù)字電流表

spwm表生成工具

生成spwm正弦表的程序，直接運行輸入相應(yīng)的參數(shù)就可以了。

標簽： spwm 生成工具

上傳時間： 2013-04-24

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音樂可控速度燈流電路設(shè)計

通過駐極體話筒對音樂聲量進行采集后，把采集的信號進行放大整流濾波，并通過555構(gòu)成的壓控振蕩器把音樂的聲量信號轉(zhuǎn)化成變化的振蕩頻率，即通過聲量的大小來產(chǎn)生相應(yīng)頻率的振蕩信號，再經(jīng)過二進制計數(shù)器對該振蕩輸出的脈沖進行計數(shù)輸出四種不同的狀態(tài)，通過二-四譯碼器對計數(shù)器輸出狀態(tài)進行譯碼產(chǎn)生相應(yīng)的選通信號控制燈流接口電路，接口電路驅(qū)動一列信號指示燈,實現(xiàn)燈流速度隨音樂聲量大小而相應(yīng)變化的效果。

標簽： 速度電路設(shè)計

上傳時間： 2013-04-24

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基于ARM平臺的嵌入式流媒體播放技術(shù)的研究與應(yīng)用

隨著嵌入式系統(tǒng)以及流媒體技術(shù)的快速發(fā)展，基于嵌入式系統(tǒng)實現(xiàn)可視電話、視頻點播、視頻會議等功能已經(jīng)成為當前的熱點研究領(lǐng)域。這樣的系統(tǒng)通常具有小型化、低功耗、低成本、穩(wěn)定可靠、便于攜帶等特點。本文旨在研究流媒體以及嵌入式系統(tǒng)的相關(guān)技術(shù)，基于ARM9處理器平臺實現(xiàn)一種基于嵌入式系統(tǒng)的流媒體播放器。該播放器的硬件平臺以32位高性能ARM9處理器為核心進行規(guī)劃，在此基礎(chǔ)上，采用嵌入式Linux操作系統(tǒng)、MPEG-4視頻解碼技術(shù)和流媒體網(wǎng)絡(luò)傳輸技術(shù)進行設(shè)計。本文的主要貢獻體現(xiàn)在以下六個方面： l、分析嵌入式流媒體播放器的功能需求和技術(shù)特點，對嵌入式流媒體播放器的總體實現(xiàn)方案進行設(shè)計。 2、研究嵌入式Linux系統(tǒng)設(shè)計方法，基于ARM處理器平臺構(gòu)建嵌入式Linux操作系統(tǒng)。這部分的工作包括嵌入式BootLoader的移植、Linux內(nèi)核的配置與編譯以及根文件系統(tǒng)的創(chuàng)建。 3、研究MPEG-4視頻壓縮標準，基于ARM-Linux系統(tǒng)平臺移植MPEG-4視頻解碼器。 4、研究ARM體系結(jié)構(gòu)以及基于ARM平臺的嵌入式軟件優(yōu)化方法，對所移植的MPEG-4視頻解碼器進行平臺相關(guān)優(yōu)化。 5、研究視頻通信中的錯誤隱藏技術(shù)，針對錯誤隱藏過程中傳統(tǒng)邊界匹配算法對邊緣匹配的局限性，提出了一種改進的基于時域與空域平滑性的邊界匹配算法。 6、研究流媒體網(wǎng)絡(luò)傳輸?shù)南嚓P(guān)技術(shù)協(xié)議，基于RTSP/RTP/RTCP協(xié)議實現(xiàn)了一個基本的MPEG-4視頻流實時傳輸系統(tǒng)。

標簽： ARM 嵌入式流媒體播放

上傳時間： 2013-05-16

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H264AVC的CAVLC編碼算法研究及FPGA實現(xiàn)

H.264/AVC是國際電信聯(lián)盟與國際標準化組織/國際電工委員會聯(lián)合推出的活動圖像編碼標準，簡稱H.264。作為最新的國際視頻編碼標準，H.264/AVC與MPEG-4、H.263等視頻編碼標準相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會議、視頻存儲等諸多領(lǐng)域得到廣泛的應(yīng)用。本論文的研究課題是基于H.264/AVC視頻編碼標準的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應(yīng)可變長編碼)編碼算法研究及FPGA實現(xiàn)。對于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長編碼(CAVLC)和基于上下文的自適應(yīng)算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標準不同，它所有的編碼都是基于上下文進行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計上的困難。作者在全面學(xué)習(xí)H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實現(xiàn)的瓶頸。針對這些瓶頸，對CAVLC編碼器中的各個功能模塊進行了優(yōu)化設(shè)計，這些優(yōu)化設(shè)計包括多參考塊的表格預(yù)測法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對所設(shè)計的CAVLC編碼器進行了描述，用EDA軟件對其主要功能模塊進行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實時通信要求，為整個CAVLC編碼器的實時通信提供了良好的基礎(chǔ)。

標簽： CAVLC H264 FPGA 264

上傳時間： 2013-06-04

上傳用戶：libenshu01
無線數(shù)據(jù)傳輸網(wǎng)絡(luò)遠程抄表系統(tǒng)

隨著計算機和網(wǎng)絡(luò)技術(shù)應(yīng)用的擴展，電能的遠程自動監(jiān)測、計算與收費的方案逐步被采用，能源計量儀表的數(shù)據(jù)自動抄收及遠傳系統(tǒng)的建設(shè)成為智能化住宅的基本配置之一。本文針對校園的學(xué)生宿舍的電表收費進行了探討，到目前為止、按照收費方式電子式電能表可以分為：接觸式和非接觸式的IC卡預(yù)付費電表、復(fù)費率電表、和分時預(yù)付費的復(fù)費率電表。針對這幾種電表的抄表方式也各不相同，預(yù)付費電表主要是應(yīng)用IC卡充值的方法付費、而復(fù)費率的電表主要是采用人工抄表和布線抄表的方法、而分時預(yù)付費復(fù)費率的電表主要是使用IC卡充值之后，利用實時時鐘在用電峰谷時對存儲在電表能的金額進行扣除。文中設(shè)計的自動抄表系統(tǒng)可以實現(xiàn)對上述三種電表的抄錄工作，尤其是針對校園學(xué)生宿舍等應(yīng)用場所具用重要的意義。文章提出了整體的方案設(shè)計，三級網(wǎng)絡(luò)分別應(yīng)用了無線傳輸和網(wǎng)絡(luò)傳輸?shù)姆桨?，解決了遠程電能計量計費系統(tǒng)的由集中器和采集器(采集終端)以及通信信道與抄表軟件組成的部分即：集中器到抄表中心的上行信道、集中器至采集器(采集終端)或水電氣表間的下行信道。在整體設(shè)計思路介紹之后，文章花主要篇幅分章節(jié)介紹了復(fù)費率電能計量儀表、基于arm和uclinux的無線收發(fā)集中控制器的軟硬件，上位機的主控界面的設(shè)計。其中電能表的開發(fā)分塊介紹了軟硬件的各個部分，集中控制器由于嵌入了實時操作系統(tǒng)uclinux，著重講述了基于操作系統(tǒng)的應(yīng)用程序的開發(fā)，主站界面介紹了簡單的測試程序。然后通過測試的結(jié)果說明了課題設(shè)計的系統(tǒng)實現(xiàn)了數(shù)據(jù)的基本采集和控制的情況，最后本文總結(jié)了研究的成果，并提出了改進的方向。

標簽： 無線數(shù)據(jù)傳輸抄表系統(tǒng) 網(wǎng)絡(luò)遠程

上傳時間： 2013-07-04

上傳用戶：咔樂塢
基于FPGA的DDS的研究設(shè)計與實現(xiàn)

頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域。目前，常用的頻率合成技術(shù)有直接式頻率合成、鎖相頻率合成和直接數(shù)字頻率合成(DDS)。DDS系統(tǒng)可以很方便地獲得頻率分辨率很精細且相位連續(xù)的信號，也可以通過改變相位字改變信號的相位，因此也廣泛用于數(shù)字通信領(lǐng)域。本論文是利用FPGA完成一個DDS系統(tǒng)。DDS是把一系列數(shù)字量形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波(或其他任意波形)。一個典型的DDS系統(tǒng)應(yīng)包括：相位累加器，可在時鐘的控制下完成相位的累加(一般由ROM實現(xiàn))；DA轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。本文根據(jù)設(shè)計指標，進行了DDS系統(tǒng)分析和設(shè)計，包括DDS系統(tǒng)框圖的設(shè)計，相位控制字和頻率控字的設(shè)計，以及軟件和硬件設(shè)計，重點在于利用FPGA改進設(shè)計，包括控制系統(tǒng)(頻率控制器和初始相位控制器)，尋址系統(tǒng)(相位累加器和數(shù)據(jù)存儲器)，以及轉(zhuǎn)換系統(tǒng)(D/A轉(zhuǎn)換器和濾波器)的設(shè)計。介紹了利用現(xiàn)場可編程邏輯門陣列(FPGA)實現(xiàn)數(shù)控振蕩器(DNO，即DDS)的原理、電路結(jié)構(gòu)，重點介紹了DDS技術(shù)在FPGA中的實現(xiàn)方法，給出了采用ALTERA公司的FIEX1OK系列FPGA芯片EPF10K20TC144-4芯片進行直接數(shù)字頻率合成的VHDL源程序。

標簽： FPGA DDS

上傳時間： 2013-04-24

上傳用戶：huangzchytems
基于FPGA的JPEG壓縮系統(tǒng)設(shè)計與實現(xiàn)

對弓網(wǎng)故障的檢測在列車提速的今天顯得尤其重要，原始故障圖像數(shù)據(jù)量的巨大使實時存儲和傳輸故障圖像極其困難。JPEG作為一種低復(fù)雜度、高壓縮比的圖像壓縮標準在多媒體、網(wǎng)絡(luò)傳輸?shù)阮I(lǐng)域得到廣泛的應(yīng)用。和相同圖像質(zhì)量的其它常用文件格式(如GIF，TIFF，PCX)相比，JPEG是目前靜態(tài)圖像中壓縮比最高的。 FPGA以其設(shè)計靈活、高速的卓越特性，逐漸成為許多應(yīng)用中首先器件，尤其是與Verilog和VHDL等語言的結(jié)合，大大變革了電子系統(tǒng)的設(shè)計方法，加速了系統(tǒng)的設(shè)計進程。本文旨在研究并實現(xiàn)一種實時采集并對特定幀進行壓縮傳輸?shù)姆椒?。通過采用可編程邏輯器件FPGA來實現(xiàn)整個采集、顯示、壓縮和傳輸，使系統(tǒng)具有可定制、高速度等優(yōu)點。本文首先介紹了開發(fā)硬件可編程邏輯門陣列FPGA及其開發(fā)語言Veridlog，并介紹了FPGA的設(shè)計方法及開發(fā)流程；接著介紹了PAL制視頻采集的相關(guān)知識及設(shè)計，其中主要包括基于I2C總線的模擬視頻解碼控制、視頻的數(shù)字化ITU-R BT.601標準介紹及視頻同步信號的獲取、基于SDRAM的視頻幀存儲、VGA顯示控制設(shè)計；隨后介紹了JPEG標準，并根據(jù)故障檢測的特點，設(shè)計了針對灰度圖像壓縮的JPEG編碼器，設(shè)計中先分別對組成JPEG編碼器的二維DCT變換模塊、量化模塊、Z字掃描模塊、變換直流系數(shù)的差分脈沖編碼模塊、交流系數(shù)的游程編碼模塊、哈夫曼編碼模塊及打包模塊進行了仿真測試，然后再對整個JPEG編碼器進行了測試；最后設(shè)計了單幀視頻的SRAM緩存，并將緩存的源圖像采用本文設(shè)計的JPEG編碼器進行壓縮，再設(shè)計一個僅包含發(fā)送功能的UART 將壓縮后的碼流傳輸?shù)絇C機，在PC機上通過將接收的碼流以ASCⅡ碼的形式還原為采集圖片。本文實現(xiàn)了整個采集壓縮系統(tǒng)，同時也進一步驗證了本文設(shè)計的灰度圖像JPEG編碼器的正確性。相信本文無論是對弓網(wǎng)故障的圖像檢測，還是對于JPEG編碼器的芯片設(shè)計都有一定的參考價值。

標簽： FPGA JPEG 壓縮系統(tǒng)

上傳時間： 2013-04-24

上傳用戶：cuiqiang
基于FPGA的頻率域MPEG2碼率轉(zhuǎn)換

近年來，隨著網(wǎng)絡(luò)技術(shù)的發(fā)展和視頻編碼標準受到廣泛接受，視頻點播、視頻流和遠程教育等基于網(wǎng)絡(luò)的多媒體業(yè)務(wù)逐漸普及。為了對擁有不同終端資源，不同接入網(wǎng)絡(luò)以及不同興趣的用戶提供靈活的多媒體數(shù)據(jù)訪問服務(wù)，多媒體數(shù)據(jù)的內(nèi)容需要根據(jù)應(yīng)用環(huán)境動態(tài)調(diào)整，轉(zhuǎn)碼正是實現(xiàn)這一挑戰(zhàn)性任務(wù)的關(guān)鍵技術(shù)之一。視頻轉(zhuǎn)碼對時間的要求非?？量?，以至于用高速的通用微處理器芯片也無法在規(guī)定的時間內(nèi)完成必要的運算。因此，必須為這樣的運算設(shè)計一個專用的高速硬線邏輯電路，在高速FPGA器件上實現(xiàn)或制成高速專用集成電路。用高密度的FPGA來構(gòu)成完成轉(zhuǎn)碼算法所需的電路系統(tǒng)，實現(xiàn)專用集成電路的功能，因其成本低、設(shè)計周期短、功耗小、可靠性高、使用靈活等優(yōu)點而成為適合本課題的最佳選擇。本文根據(jù)MPEG-2中可變長編碼(VLC)理論，采用了兩級查找表減少了VLC存儲空間的使用，完成VLC編碼的實現(xiàn)。根據(jù)MPEG-2中關(guān)于System Packet的定義，針對FPGA可實現(xiàn)性，以空間換取復(fù)雜度的減少，實現(xiàn)了PES包的打包模塊。根據(jù)MPEG-2相應(yīng)的轉(zhuǎn)碼理論，完成了對系統(tǒng)解碼模塊相應(yīng)的連接和調(diào)試，對解碼模塊以真實的bit流進行了貼近板級的情況的仿真。根據(jù)MPEG-2中TM5的算法的局限性，分析得出只需要對P幀進行相應(yīng)處理即可改進場景變換對視頻質(zhì)量的影響，完成對TM5的算法的改進。通過性能估算和電路仿真，各模塊的吞吐率能夠滿足轉(zhuǎn)碼系統(tǒng)的要求。

標簽： MPEG2 FPGA 頻率碼率

上傳時間： 2013-07-22

上傳用戶：shinesyh
基于FPGA的JPEG實時圖像編解碼系統(tǒng)

JPEG是聯(lián)合圖像專家組(Joint Picture Expert Group)的英文縮寫，是國際標準化組織(ISO)和CCITT聯(lián)合制定的靜態(tài)圖像壓縮編碼標準。JPEG的基于DCT變換有損壓縮具有高壓縮比特點，被廣泛應(yīng)用在數(shù)據(jù)量極大的多媒體以及帶寬資源寶貴的網(wǎng)絡(luò)程序中。動態(tài)圖像的JPEG編解碼處理要求圖像恢復(fù)質(zhì)量高、實時性強，本課題就是針對這兩個方面的要求展開的研究。該系統(tǒng)由圖像編碼服務(wù)器端和圖像解碼客戶端組成。其中，服務(wù)器端實時采集攝像頭傳送的動態(tài)圖像，進行JPEG編碼，通過網(wǎng)絡(luò)傳送碼流到客戶端；客戶端接收碼流，經(jīng)過JPEG解碼，恢復(fù)出原始圖像送VGA顯示。設(shè)計結(jié)果完全達到了實時性的要求。本文從系統(tǒng)實現(xiàn)的角度出發(fā)，首先分析了系統(tǒng)開發(fā)平臺，介紹FPGA的結(jié)構(gòu)特點以及它的設(shè)計流程和指導(dǎo)原則；然后從JPEG圖像壓縮技術(shù)發(fā)展的歷程出發(fā)，分析JPEG標準實現(xiàn)高壓縮比高質(zhì)量圖像處理的原理；針對FPGA在算法實現(xiàn)上的特點，以及JPEG算法處理的原理，按照編碼和解碼順序，研究設(shè)計了基于改進的DA算法的FDCT和IDCT變換，以及按發(fā)生頻率進行優(yōu)化的霍夫曼查找表結(jié)構(gòu)，并且從系統(tǒng)整體上對JPEG編解碼進行簡化，以提高系統(tǒng)的處理性能。最后，通過分析Nios嵌入式微處理器可定制特性，根據(jù)SOPC Builder中Avalon總線的要求，把圖像采集，JPEG圖像壓縮和網(wǎng)絡(luò)傳輸轉(zhuǎn)變成用戶自定義模塊，在SOPC Builder下把用戶自定義模塊添加到系統(tǒng)中，由Nios嵌入式軟核的控制下運行，在FPGA芯片上實現(xiàn)整個JPEG實時圖像編解碼系統(tǒng)(soc)。在FPGA上實現(xiàn)硬件模塊化的JPEG算法，具有造價低功耗低，性能穩(wěn)定，圖像恢復(fù)后質(zhì)量高等優(yōu)點，適用于精度要求高且需要對圖像進行逐幀處理的遠程微小目標識別和跟蹤系統(tǒng)中以及廣電系統(tǒng)中前期的非線性編輯工作以及數(shù)字電影的動畫特技制作，對降低成本和提高圖像處理速度兩方面都有非常重大的現(xiàn)實意義。通過在FPGA上實現(xiàn)JPEG編解碼，進一步探索FPGA在數(shù)字圖像處理上的優(yōu)勢所在，深入了解進行此類硬件模塊設(shè)計的技術(shù)特點，是本課題的重要學(xué)術(shù)意義所在。

標簽： FPGA JPEG 實時圖像編解碼

上傳時間： 2013-04-24

上傳用戶：shangdafreya
LED恒流驅(qū)動器的幾種類型

LED恒流驅(qū)動器的幾種類型:

標簽： LED 恒流驅(qū)動器

上傳時間： 2013-06-22

上傳用戶：lrx1992