單片機開發過程中用到的多功能工具，包括熱敏電阻RT值--HEX數據轉換；3種LED編碼；色環電阻計算器；HEX/BIN 文件互相轉換；eeprom數據到C/ASM源碼轉換；CRC校驗生成；串口調試，帶簡單而實用的數據分析功能；串口/并口通訊監視等功能. 用C++ Builder開發，無須安裝，直接運行，不對注冊表進行操作。純綠色軟件。
標簽： 超級單片機
上傳時間： 2013-06-19
上傳用戶：6546544
隨著信息技術的飛速發展，數據吞吐量急劇增長，要求有更高的傳輸速度，來滿足大量數據的傳輸，而原有的并行數據傳輸總線結構上存在自身無法克服的缺陷，在高頻環境下容易串擾，而增大誤碼率。SATA串行總線技術應運而生。作為一種新型的總線接口，它提供了高達3.0Gbps的數據傳輸速率，使用8B/10B編碼格式，采用LVDS NRZ串行數據傳輸方式，有良好的抗干擾性能，有更強的達到32位的循環冗余校驗，并且提供了良好的物理接口特性，支持熱拔插，代表著計算機總線接口技術的發展方向。FPGA作為一種低功耗的半導體器件，在高頻工作環境中有優良的性能，將處理器與低功耗FPGA結合起來使用是數據存儲應用的趨勢，這樣能夠使得接口方案更加靈活。而在眾多FPGA器件中，Xilinx公司的Virtex-4平臺內部集成了PowerPC高性能處理器，并且其中提供了Rocket IO MGT這種嵌入式的多速率串行收發器，能夠以6.25-622Mb/s的速度傳送數據，并且支持包括SATA協議在內的多種串行通信協議。 本文從物理層、鏈路層、傳輸層分析了SATA1.0技術的接口協議，在此基礎提出滿足協議需求和適合FPGA設計的設計方案，并給出總體設計框圖，依照FPGA的設計方法，采用Xilinx公司的Virtex-4設計了一個符合SATA1.0接口協議的嵌入式存儲裝置，實現數據的存儲，仿真運行結果正常。
上傳時間： 2013-04-24
上傳用戶：sz_hjbf
隨著電力電子技術的發展，各類電力電子裝置應運而生，這些產品在出廠前需要根據不同的需要進行相應的測試和校驗。傳統的負載測試存在著能耗大、靈活性差等諸多缺點，已經越來越不能滿足各種測試場合的要求，特別是一些要求用動態變化的負載、非線性負載、具有負阻特性的負載以及有源負載等測試場合。因此針對這一問題，本文利用電力電子技術結合計算機技術、控制技術等設計了一種通用的交流電子負載模擬裝置，以滿足各種測試場合的要求。 @@ 交流電子負載是一種可以模擬真實負載的電力電子裝置，它不但可以模擬傳統的線性負載，也可以模擬各種非線性負載、有源負載等其他形式的負載。目前國內外對電子負載的研究還不成熟，有些是使交流電源按照一定的功率放電，但是輸出電流卻與真實負載測試下的電流有較大的差別；而有些雖然能夠準確控制電源的放電電流取得和真實負載一樣的效果，但試驗電能完全被消耗掉，造成很大的浪費。本文研究的新型交流電子負載克服了以上電子負載方案的缺點，可以滿足各種試驗場合的測試需求，能夠在很大程度上減少能量浪費，豐富試驗樣式且節約試驗成本。 @@ 本文分析了能饋式交流電子負載的模擬原理，確定了采用中間直流環節的交-直-交主電路結構，其一端接待測交流電源，另一端接低壓交流電網。前級負載模擬環節和后級能量回饋環節均采用可四象限運行的電壓型PWM（Pulse Width Modulation）變換器。負載模擬環節直接與待測電源連接，采用電流滯環瞬時值比較方式，使電源輸出的實際電流信號準確、快速的跟蹤其指令電流信號值，使得電子負載對待測電源呈現設定的負載形式，完成電子負載的模擬功能；能量回饋環節與電網連接，通過控制輸出電流與電網電壓同頻、同相位，實現試驗電能的單位功率因數回饋電網的目的，變換器的控制采用常規的雙閉環控制方式，電流內環控制實際電流跟蹤指令值的變化，電壓外環通過控制輸出電流的大小使直流側母線電壓穩定為設定指令值。 @@ 電子負載系統在負載模擬部分通過人機接口設定具體負載形式和負載屬性，為了更加準確快速的得到電流指令信號值，文中采用更加直接的數值計算方 法，由數字信號處理器實時計算出該給定負載模式下的指令電流值。使用交流小信號分析法得到了系統的頻域方塊圖，并對主電路元件參數以及調節器進行了優化設計。針對大功率開關管開關頻率存在的限制，本文提出了幾種提高電流跟蹤精度的改進方法，取得了良好的效果。整個系統在PSIM平臺上進行了不同工作模式下的仿真，仿真結果表明方案切實可行。最后依據仿真方案設計基于TMS320F2812的控制系統和功率電路，使用PROTEL軟件進行了原理圖的繪制。@@關鍵詞：電子負載；能量回饋；電壓型變換器；滯環PWM電流控制；雙閉環；PWM整流器
上傳時間： 2013-05-26
上傳用戶：saharawalker
PROTEL99SE常規教程（圖片教程） 5天（每天2小時），你就可以搞定PROTEL99SE的常規操作。 課程介紹： 圖片教程的第1天: 學會自己畫簡單的SCH文件 第1課:新建一個*.DDB,新建一個SCH文件,并且添加畫SCH要用到的零件庫>> 第2課:利用添加好的零件庫,進行畫第一個可以自動布線的原理圖>> 課后補充：SCH中一些必須要避免的錯誤! 圖片教程的第2天: 學會從SCH到PCB的轉變,并且進行自動布線 第一課：建立一個PCB文件，并且添加自動布線所必需的封裝庫 第二課：把前面的SCH文件變成PCB板 第三課: 對PCB進行自動布線 圖片教程的第3天: 學會自己做SCH零件。說明:SCH零件庫用來畫圖和自動布線 第一課：做一個SCH里面常要用到的電阻零件 圖片教程的第4天: 學會自己做PCB零件封裝 第一課：做一個屬于自己的PCB零件封裝 課后補充：PCB中一些必須要避免的錯誤! 布線方面的高級設置:自動布線和手動布線方面的高級設置問題 圖片教程的第5天: 一些高級的常用技巧 一、SCH中的一些常用技巧 SCH的一些高級設置和常用技巧 二、PCB的一些高級設置和常用技巧 在PCB中,如何校驗和查看PCB單個的網絡連接情況 在PCB中給PCB補淚滴的具體操作 在PCB中給PCB做覆銅的具體操作 在PCB中如何打印出中空的焊盤(這個功能對于熱轉印制板比較有用) 在PCB中如何找到我們要找的封裝 如何在PCB文件中加上漂亮的漢字 附件：PROTEL99SE 安裝 License 5天（每天2小時），你就可以搞定PROTEL99SE的常規操作。
上傳時間： 2013-05-24
上傳用戶：lgd57115700
串口控件使用說明 本程序使用VC6.0的通用串口控件MSCOMM32.OCX來對發送到串口的數據進行采集處理。主要使用方法 串口設置：m_Comm.SetSettings(“波特率，校驗方式，數據位數，停止位數”) 取串口數據：m_Comm.GetInput() 你只首先要確定一個mscomm32.ocx控件在system目錄下并且該控件已經被windows注冊，本程序才能正常運行。
上傳時間： 2013-04-24
上傳用戶：aappkkee
書名:數字邏輯電路的ASIC設計/實用電子電路設計叢書 作者:（日）小林芳直 著，蔣民 譯，趙寶瑛 校 出版社：科學出版社 原價：30.00 出版日期：2004-9-1 ISBN：9787030133960 字數：348000 頁數：293 印次： 版次：1 紙張：膠版紙 開本： 商品標識：8901735 編輯推薦 -------------------------------------------------------------------------------- 內容提要 -------------------------------------------------------------------------------- 本書是“實用電子電路設計叢書”之一。本書以實現高速高可靠性的數字系統設計為目標，以完全同步式電路為基礎，從技術實現的角度介紹ASIC邏輯電路設計技術。內容包括：邏輯門電路、邏輯壓縮、組合電路、Johnson計數器、定序器設計及應用等，并介紹了實現最佳設計的各種工程設計方法。 本書可供信息工程、電子工程、微電子技術、計算技術、控制工程等領域的高等院校師生及工程技術人員、研制開發人員學習參考。 目錄 -------------------------------------------------------------------------------- 第1章 ASIC=同步式設計=更高可靠性設計方法的實現 1.1 面向高性能系統的設計 1.2 同步電路的不足 1.3 同步電路設計 1.4 ASIC機能設計方法有待思考的地方 第2章 邏輯門電路詳解 2.1 邏輯門電路的最基本的知識 2.2 加法電路及其構成方法 2.3 其他輸入信號為３位的邏輯單元 2.4 復合邏輯門電路的調整 第3章 邏輯壓縮與奎恩·麥克拉斯基法 3.1 除去玻色項的方法 3.2 奎恩·麥克拉斯基法 第4章 組合電路設計 4.1 選擇器、解碼器、編碼器 4.2 比較和運算電路的設計 第5章 計數器電路的設計 5.1 計數器設計的基礎 5.2 各種各樣的計數器設計 5.3 LFSR(M系列發生器)的設計 第6章 江遜計數器 6.1 設計高可靠性的江遜計數器 6.2 沖刷順序的組成 第7章 定序器設計 7.1 定序器電路設計的基礎知識 7.2 把江遜計數器制作成狀態機 7.3 一比特熱位狀態機與江遜狀態機 7.4 跳躍動作的設計 第8章 定序器的高可靠化技術 8.1 高可靠性定序器概述 8.2 關注高可靠性江遜狀態機 第9章 定序器的應用設計 9.1 軟件處理與硬件處理 9.2 自動扶梯的設計 9.3 信號機的設計 9.4 數碼存錢箱的設計 9.5 數字鎖相環的設計 第10章 實現最佳設計的方法 10.1 如何杜絕運行錯誤的產生 10.2 16位乘法器的電路整定 10.3 冒泡分類器（bubble sorter）的電路設定 參考文獻
上傳時間： 2013-06-15
上傳用戶：龍飛艇
固態硬盤是一種以FLASH為存儲介質的新型硬盤。由于它不像傳統硬盤一樣以高速旋轉的磁盤為存儲介質，不需要浪費大量的尋道時間，因此它有著傳統硬盤不可比擬的順序和隨機存儲速度。同時由于固態硬盤不存在機械存儲結構，因此還具有高抗震性、無工作噪音、可適應惡劣工作環境等優點。隨著計算機技術的高速發展，固態硬盤技術已經成為未來存儲介質技術發展的必然趨勢。 本文以設計固態硬盤控制芯片IDE接口部分為項目背景，通過可編程邏輯器件FPGA，基于ATA協議并使用硬件編程語言verilog，設計了一個位于設備端的IDE控制器。該IDE控制器的主要作用在于解析主機所發送的IDE指令并控制硬盤設備進行相應的狀態遷移和指令操作，從而完成硬盤設備端與主機端之間基本的狀態通信以及數據通信。論文主要完成了幾個方面的內容。第一：論文從固態硬盤的基本結構出發，分析了固態硬盤IDE控制器的功能性需求以及寄存器傳輸、PIO傳輸和UDMA傳輸三種ATA協議主要傳輸模式所必須遵循的時序要求，并概括了IDE控制器設計的要點和難點；第二：論文設計了IDE控制器的總體功能框架，將IDE控制器從功能上分為寄存器部分、頂層控制模塊、異步FIFO模塊、PIO控制模塊、UDMA控制模塊以及CRC校驗模塊六大子功能模塊，并分析了各個子功能模塊的基本工作原理和具體功能設計；第三：論文以設計狀態機流程和主要控制信號的方式實現了各個具體子功能模塊并列舉了部分關鍵代碼，同時給出了主要子功能模塊的時序仿真圖；最后，論文給出了基于PIO傳輸模式和基于UDMA傳輸模式的具體指令操作流程實現，并通過SAS邏輯分析儀和QuartusⅡ對IDE控制器進行了功能測試和分析，驗證了本論文設計的正確性。
上傳時間： 2013-07-31
上傳用戶：liangrb
通用異步收發器(Universal Asynchronous Receiver Transmitter，UART)是一種能同時支持短距離和長距離數據傳輸的串行通信接口，被廣泛應用于微機和外設之間的數據交換。像8251、NS8250、NS16550等都是常用的UART芯片，但是這些專用的串行接口芯片的缺點是數據傳輸速率比較慢，難以滿足高速率數據傳輸的場合，而更重要的就是它們都具有不可移植性，因此要利用這些芯片來實現PC機和FPGA芯片之間的通信，勢必會增加接口連線的復雜程度以及降低整個系統的穩定性和有效性。 本課題就是針對UART的特點以及FPGA設計具有可移植性的優勢，提出了一種基于FPGA芯片的嵌入式UART設計方法，其中主要包括狀態機的描述形式以及自頂向下的設計方法，利用硬件描述語言來編制UART的各個子功能模塊以及頂層模塊，之后將其集成到FPGA芯片的內部，這樣不僅能解決傳統UART芯片的缺點而且同時也使整個系統變得更加具有緊湊性以及可靠性。 本課題所設計的LIART支持標準的RS-232C傳輸協議，主要設計有發送模塊、接收模塊、線路控制與中斷仲裁模塊、Modem控制模塊以及兩個獨立的數據緩沖區FIFO模塊。該模塊具有可變的波特率、數據幀長度以及奇偶校驗方式，還有多種中斷源、中斷優先級、較強的抗干擾數據接收能力以及芯片內部自診斷的能力，模塊內分開的接收和發送數據緩沖寄存器能實現全雙工通信。除此之外最重要的是利用IP模塊復用技術設計數據緩沖區FIFO，采用兩種可選擇的數據緩沖模式。這樣既可以應用于高速的數據傳輸環境，也能適合低速的數據傳輸場合，因此可以達到資源利用的最大化。 在具體的設計過程中，利用Synplify Pro綜合工具、ModelSim仿真工具、ISE集成的軟件開發環境中對各個功能模塊進行綜合優化、仿真驗證以及下載實現。各項數據結果表明，本課題中所設計的UART滿足預期設計目標。
上傳時間： 2013-08-02
上傳用戶：rocketrevenge
現代的計算機追求的是更快的速度、更高的數據完整性和靈活性。無論從物理性能，還是從電氣性能來看，現今的并行總線都已出現了某些局限，無法提供更高的數據傳輸率。而SATA以其傳輸速率快、支持熱插拔、可靠的數據傳輸等特點，得到各行業越來越多的支持。 目前市場上的SATA IP CORE都是面向IC設計的，不利于在FPGA上集成，因此，本文在Xilinx公司的Virtex5系列FPGA上實現SATAⅡ協議，對SATA技術的推廣、國內邏輯IP核的發展都有一定的意義。 本文將SATAⅡ協議的FPGA實現劃分成物理層、鏈路層、傳輸層和應用層四個模塊。提出了物理層串行收/發器設計以及物理鏈路初始化方案。分析了鏈路層模塊結構，給出了作為SATAⅡ鏈路層核心的狀態機的設計。為滿足SATAⅡ協議3．0Gbps的速率，采用擴大數據處理位寬的方法，設計完成了鏈路層的16b/20b編碼模塊，同時為提高數據傳輸可靠性和信號的穩定性，分別實現了鏈路層CRC校驗模塊和并行擾碼模塊。在描述協議傳輸層的模塊結構的基礎上，給出了作為傳輸層核心的狀態機的設計，并以DMA DATA OUT命令的操作為例介紹了FIS在傳輸層中的處理過程。完成了命令層協議狀態機的設計，并實現了SATAⅡ新增功能NCQ技術，從而使得數據傳輸更加有效。最后為使本設計應用更加廣泛，設計了基于AHB總線的用戶接口。 本設計采用Verilog HDL語言對需要實現的電路進行描述，并使用Modelsim軟件仿真。仿真結果表明，本文設計的邏輯電路可靠穩定，與SATAⅡ協議定義功能一致。
上傳時間： 2013-06-16
上傳用戶：cccole0605
并行總線PATA從設計至今已快20年歷史，如今它的缺陷已經嚴重阻礙了系統性能的進一步提高，已被串行ATA(Serial ATA)即SATA總線所取代。SATA作為新一代磁盤接口總線，采用點對點方式進行數據傳輸，內置數據/命令校驗單元，支持熱插拔，具有150MB/s(SATA1.0)或300MB/s(SATA2.0)的傳輸速度。目前SATA已在存儲領域廣泛應用，但國內尚無獨立研發的面向FPGA的SATAIP CORE，在這樣的條件下設計面向FPGA應用的SATA IP CORE具有重要的意義。 本論文對協議進行了詳細的分析，建立了SATA IP CORE的層次結構，將設備端SATA IP CORE劃分成應用層、傳輸層、鏈路層和物理層；介紹了實現該IPCORE所選擇的開發工具、開發語言和所選用的芯片；在此基礎上著重闡述協議IP CORE的設計，并對各個部分的設計予以分別闡述，并編碼實現；最后進行綜合和測試。 采用FPGA集成硬核RocketIo MGT(RocketIo Multi-Gigabit Transceiver)實現了1.5Gbps的串行傳輸鏈路；設計滿足協議需求、適合FPGA設計的并行結構，實現了多狀態機的協同工作：在高速設計中，使用了流水線方法進行并行設計，以提高速度，考慮到系統不同部分復雜度的不同，設計采用部分流水線結構；采用在線邏輯分析儀Chipscope pro與SATA總線分析儀進行片上調試與測試，使得調試工作方便快捷、測試數據準確；嚴格按照SATA1.0a協議實現了SATA設備端IP CORE的設計。 最終測試數據表明，本論文設計的基于FPGA的SATA IP CORE滿足協議需求。設計中的SATA IP CORE具有使用方便、集成度高、成本低等優點，在固態電子硬盤SSD(Solid-State Disk)開發中應用本設計，將使開發變得方便快捷，更能夠適應市場需求。
上傳時間： 2013-06-21
上傳用戶：xzt
