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普通算法

LDPC編碼算法研究及其FPGA實(shí)現(xiàn).rar

LDPC(Low Density Parity Check)碼是一類可以用非常稀疏的校驗(yàn)矩陣或二分圖定義的線性分組糾錯(cuò)碼，最初由Gallager發(fā)現(xiàn)，故亦稱Gallager碼.它和著名Turbo碼相似，具有逼近香農(nóng)限的性能，幾乎適用于所有信道，因此成為近年來信道編碼界研究的熱點(diǎn)。 LDPC碼的奇偶校驗(yàn)矩陣呈現(xiàn)稀疏性，其譯碼復(fù)雜度與碼長(zhǎng)成線性關(guān)系，克服了分組碼在長(zhǎng)碼長(zhǎng)時(shí)所面臨的巨大譯碼計(jì)算復(fù)雜度問題，使長(zhǎng)編碼分組的應(yīng)用成為可能。而且由于校驗(yàn)矩陣的稀疏特性，在長(zhǎng)的編碼分組時(shí)，相距很遠(yuǎn)的信息比特參與統(tǒng)一校驗(yàn)，這使得連續(xù)的突發(fā)差錯(cuò)對(duì)譯碼的影響不大，編碼本身就具有抗突發(fā)差錯(cuò)的特性。本文首先介紹了LDPC碼的基本概念和基本原理，其次，具體介紹了LDPC碼的構(gòu)造和各種編碼算法及其生成矩陣的產(chǎn)生方法，特別是準(zhǔn)循環(huán)LDPC碼的構(gòu)造以及RU算法、貪婪算法，并在此基礎(chǔ)上采用貪婪算法對(duì)RU算法進(jìn)行了改進(jìn)。最后，選用Altera公司的Stratix系列FPGA器件EPls25F67217，實(shí)現(xiàn)了碼長(zhǎng)為504的基于RU算法的LDPC編碼器。在設(shè)計(jì)過程中，為節(jié)省資源、提高速度，在向量存儲(chǔ)時(shí)采用稀疏矩陣技術(shù)，在向量相加時(shí)采用通過奇校驗(yàn)直接判定結(jié)果的方法，在向量乘法中，采用了前向迭代方法，避開了復(fù)雜的矩陣求逆運(yùn)算。結(jié)果表明，該編碼器只占用約10％的邏輯單元，約5％的存儲(chǔ)單元，時(shí)鐘頻率達(dá)到120MHz，數(shù)據(jù)吞吐率達(dá)到33Mb/s，功能上也滿足編碼器的要求。

標(biāo)簽： LDPC FPGA 編碼

上傳時(shí)間： 2013-06-09

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衛(wèi)星導(dǎo)航接收機(jī)中長(zhǎng)碼直捕算法研究與FPGA實(shí)現(xiàn).rar

衛(wèi)星導(dǎo)航定位系統(tǒng)可以為公路、鐵路、空中和海上的交通運(yùn)輸工具提供導(dǎo)航定位服務(wù)。它能夠軍民兩用，戰(zhàn)略作用與商業(yè)利益并舉。只要持有便攜式接收機(jī)，則無論身處陸地、海上還是空中，都能收到衛(wèi)星發(fā)出的特定信號(hào)。接收機(jī)選取至少四顆衛(wèi)星發(fā)出的信號(hào)進(jìn)行分析，就能確定接收機(jī)持有者的位置。 GPS導(dǎo)航定位接收機(jī)的理論基礎(chǔ)即是擴(kuò)頻通信理論，擴(kuò)頻通信技術(shù)與常規(guī)的通信技術(shù)相比，具有低截獲率，強(qiáng)抗噪聲，抗干擾性，具有信息隱蔽和多址通信等特點(diǎn)，目前己從軍事領(lǐng)域向民用領(lǐng)域迅速發(fā)展，成為進(jìn)入信息時(shí)代的高新技術(shù)通信傳輸方式之一。擴(kuò)頻通信技術(shù)中，最常見的是直接序列擴(kuò)頻通信(DSSS)系統(tǒng)，本文所研究的就是這一類系統(tǒng)。目前在衛(wèi)星信號(hào)的捕獲上一般使用兩種方法：順序捕獲方法(時(shí)域法，基于大規(guī)模并行相關(guān)器)和并行捕獲方法(頻域法，基于FFT)。本文在第二章分別分析了現(xiàn)有順序捕獲和并行捕獲技術(shù)的原理，并給出了它們的優(yōu)缺點(diǎn)。本文第三章對(duì)長(zhǎng)碼的直接捕獲進(jìn)行了深入的研究，基于對(duì)國內(nèi)外相關(guān)文獻(xiàn)中長(zhǎng)碼直捕方法的分析與對(duì)比，并且結(jié)合在實(shí)際過程中硬件資源需求的考慮，應(yīng)用了基于分段補(bǔ)零循環(huán)相關(guān)和FFT搜索頻偏的直捕方法。此方法大大減少了計(jì)算量，加快了信號(hào)捕獲的速度。本方法利用FFT實(shí)現(xiàn)接收信號(hào)與本地長(zhǎng)碼的并行相關(guān)，同時(shí)完成頻偏的搜索，將傳統(tǒng)的二維搜索轉(zhuǎn)換為并行的一維搜索，從而能快速實(shí)現(xiàn)長(zhǎng)碼捕獲。 GPS信號(hào)十分微弱，靈敏度低，在戰(zhàn)場(chǎng)環(huán)境下，GPS接收機(jī)會(huì)面臨各種人為的干擾。如何從復(fù)雜的干擾信號(hào)中實(shí)現(xiàn)對(duì)GPS信號(hào)的捕獲，即抗干擾技術(shù)的研究，是GPS也是本文研究一個(gè)的方面。第四章即研究了GPS接收機(jī)干擾抑制算法，在強(qiáng)干擾環(huán)境下，需要借助信號(hào)處理技術(shù)在不增加信號(hào)帶寬的條件下提高系統(tǒng)的抗干擾能力，以保證后續(xù)捕獲跟蹤模塊有充足的處理增益。本文在第五章給出了GPS接收機(jī)長(zhǎng)碼捕獲以及干擾抑制的FPGA實(shí)現(xiàn)方案，并對(duì)各主要子模塊進(jìn)行了詳細(xì)地分析。基本型接收機(jī)中長(zhǎng)碼捕獲采用頻域方法，選用Altera StratixⅡ EP2S180芯片實(shí)現(xiàn)；抗干擾型接收機(jī)中選用Xilinx xc4vlx100芯片。實(shí)現(xiàn)了各模塊的單獨(dú)測(cè)試和整個(gè)系統(tǒng)的聯(lián)調(diào)，通過聯(lián)調(diào)驗(yàn)證，本文提出的長(zhǎng)碼直接捕獲方法正確、可行。本文提出的長(zhǎng)碼直捕方法可以在不需要C/A碼輔助捕獲下完成對(duì)長(zhǎng)碼的直接捕獲，可以應(yīng)用于GPS接收機(jī)，監(jiān)測(cè)站接收機(jī)的同步等，對(duì)我國自主研發(fā)導(dǎo)航定位接收機(jī)也有重大的現(xiàn)實(shí)及經(jīng)濟(jì)意義。

標(biāo)簽： FPGA 衛(wèi)星導(dǎo)航接收機(jī)

上傳時(shí)間： 2013-06-18

上傳用戶：wang5829
基于FPGA的高速FIR數(shù)字濾波器設(shè)計(jì).rar

本論文設(shè)計(jì)了一種基于FPGA的高速FIR數(shù)字濾波器,濾波器實(shí)現(xiàn)低通濾波,截止頻率為1MHz,通帶波紋小于1 dB,阻帶最大衰減為-40 dB,輸入輸出數(shù)據(jù)為8位二進(jìn)制,采樣頻率為10MHz。論文首先簡(jiǎn)要介紹了數(shù)字濾波器的基本原理和線性FIR數(shù)字濾波器的性質(zhì)、結(jié)構(gòu),根據(jù)濾波器的性能要求選擇窗函數(shù)、確定系數(shù),在算法上為了滿足數(shù)字濾波器的要求,對(duì)系數(shù)放大512倍并取整,并用Matlab對(duì)數(shù)字濾波器原理進(jìn)行了證明。同時(shí)簡(jiǎn)述了EDA技術(shù)和FPGA設(shè)計(jì)流程。其次,論文說明了FIR數(shù)字濾波器模塊的劃分,并用Verilog語言在Modelsim環(huán)境下進(jìn)行了功能測(cè)試。對(duì)于數(shù)字濾波器系數(shù)中的-1,-2,4這些簡(jiǎn)單的系數(shù)乘法直接進(jìn)行移位和取反,可以極大的節(jié)省資源和優(yōu)化設(shè)計(jì)。而對(duì)普通系數(shù)乘法采用4-BANT(4bits-at-a-time)的并行算法,用加法累加快速實(shí)現(xiàn)了乘積的運(yùn)算；另外,在本設(shè)計(jì)進(jìn)行部分積累加時(shí),采用舍取冗余位,主要是根據(jù)設(shè)計(jì)時(shí)已對(duì)系數(shù)進(jìn)行了放大,而輸出時(shí)又要將結(jié)果相應(yīng)的縮小,所以在累加時(shí),提前對(duì)部分積縮小,從而減少了運(yùn)算量,從時(shí)間和資源上都得到了優(yōu)化。論文的最后分別用Modelsim和Quartus II進(jìn)行了FIR數(shù)字濾波器的前仿真和后仿真,將仿真的結(jié)果和Matlab中原理驗(yàn)證時(shí)得到的理想值進(jìn)行了比較,并對(duì)所產(chǎn)生的誤差進(jìn)行了分析。仿真結(jié)果表明：本16階FIR數(shù)字濾波器設(shè)計(jì)能夠?qū)崿F(xiàn)截止頻率為1MHz的低通濾波,并且工作頻率可達(dá)150MHz以上。

標(biāo)簽： FPGA FIR 數(shù)字

上傳時(shí)間： 2013-05-24

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Adaboost算法的VLSI設(shè)計(jì)研究和FPGA實(shí)現(xiàn).rar

隨著計(jì)算機(jī)科學(xué)在人機(jī)交互領(lǐng)域的極大發(fā)展，作為人臉信息處理中的一項(xiàng)關(guān)鍵技術(shù)，人臉檢測(cè)現(xiàn)在已經(jīng)成為模式識(shí)別，計(jì)算機(jī)視覺和人機(jī)交互領(lǐng)域不可缺少的一部分。但是，人臉檢測(cè)算法存在計(jì)算量大、速度慢等缺點(diǎn)。軟件實(shí)現(xiàn)方式無法達(dá)到實(shí)時(shí)處理要求，而現(xiàn)有的硬件實(shí)現(xiàn)需要占用大量硬件資源。本文針對(duì)現(xiàn)有人臉檢測(cè)硬件實(shí)現(xiàn)的缺點(diǎn)，通過對(duì)Adaboost算法和現(xiàn)有硬件結(jié)構(gòu)的分析，提出了雙流水線硬件檢測(cè)架構(gòu)：掃描窗口流水線、特征向量流水線。并在Vertex-II Pro FPGA平臺(tái)驗(yàn)證成功，達(dá)到實(shí)時(shí)檢測(cè)的標(biāo)準(zhǔn)。具體工作和創(chuàng)新點(diǎn)包括如下幾點(diǎn)：介紹了人臉檢測(cè)的原理以及人臉檢測(cè)經(jīng)典算法。其中，詳細(xì)介紹了Adaboost算法。對(duì)現(xiàn)有的結(jié)構(gòu)進(jìn)行詳細(xì)分析。指出現(xiàn)有各架構(gòu)的缺點(diǎn)，即資源占用多，檢測(cè)速度慢。針對(duì)這兩個(gè)問題，本文提出了一個(gè)適合嵌入式應(yīng)用的掃描窗口、特征向量雙流水線檢測(cè)硬件架構(gòu)，詳細(xì)說明了該架構(gòu)的工作原理，并在該架構(gòu)基礎(chǔ)上，通過加入預(yù)測(cè)加載技術(shù)，進(jìn)一步提高檢測(cè)速度。隨后，采用存儲(chǔ)器訪問效率，架構(gòu)內(nèi)部存儲(chǔ)單元大小，檢測(cè)時(shí)間長(zhǎng)短，運(yùn)算單元數(shù)量四個(gè)標(biāo)準(zhǔn)，詳細(xì)比較了新架構(gòu)和現(xiàn)有架構(gòu)的差別，顯示出新架構(gòu)的優(yōu)勢(shì)。基于提出的架構(gòu)，給出了Adaboost人臉檢測(cè)系統(tǒng)的VLSI實(shí)現(xiàn)方案。本文中，采用自頂向下的設(shè)計(jì)方法將人臉檢測(cè)系統(tǒng)分成若干個(gè)子模塊，然后對(duì)每個(gè)子模塊進(jìn)行詳細(xì)的設(shè)計(jì)和說明，給出了每個(gè)子模塊的硬件架構(gòu)、狀態(tài)轉(zhuǎn)換以及verilog實(shí)現(xiàn)后的仿真波形。采用Xilinx公司的VII Pro FPGA開發(fā)板完成人臉檢測(cè)系統(tǒng)的硬件驗(yàn)證。FPGA驗(yàn)證結(jié)果表明對(duì)于QCIF分辨率的視頻圖像，人臉檢測(cè)系統(tǒng)能夠達(dá)到50fps的檢測(cè)速度，滿足實(shí)時(shí)檢測(cè)的要求。

標(biāo)簽： Adaboost VLSI FPGA

上傳時(shí)間： 2013-06-15

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基于FPGA技術(shù)的微弱GPS信號(hào)實(shí)時(shí)處理的實(shí)現(xiàn).rar

普通GPS接收機(jī)在特殊環(huán)境下，如在高樓林立的城市中心，林木遮擋的森林公路，特別是在隧道和室內(nèi)環(huán)境的情況下，由于衛(wèi)星信號(hào)非常微弱，載噪比（Carrier Noise Ratio，C/No）通常都在34dB-Hz以下，很難有效捕獲到衛(wèi)星信號(hào)，導(dǎo)致無法正常定位。惡劣條件下的定位有廣闊的發(fā)展和應(yīng)用前景，特別是在交通事故、火災(zāi)和地震等極端環(huán)境下，快速準(zhǔn)確定位當(dāng)事者所處位置對(duì)于降低事態(tài)損失和營救受傷者是極為重要的。歐美和日本等發(fā)達(dá)國家也都制定了相應(yīng)的提高惡劣條件下高靈敏度定位能力的發(fā)展政策。而高靈敏度GPS接收機(jī)定位的關(guān)鍵在于GPS微弱信號(hào)的處理。本課題的主要研究?jī)?nèi)容是針對(duì)GPS微弱信號(hào)改進(jìn)處理方法。針對(duì)傳統(tǒng)GPS接收機(jī)信號(hào)捕獲中的串行搜索方法提出了基于批處理的微弱信號(hào)捕獲方法,來提高低信噪比情況下微弱信號(hào)的捕獲能力，實(shí)現(xiàn)快速高靈敏度的準(zhǔn)確捕獲；針對(duì)捕獲微弱信號(hào)處理大量數(shù)據(jù)導(dǎo)致的運(yùn)算量激增，運(yùn)用雙塊零拓展(Double Block Zero Padding，DBZP)處理方法減少運(yùn)算量同時(shí)縮短捕獲時(shí)間。針對(duì)傳統(tǒng)GPS接收機(jī)延遲鎖相環(huán)跟蹤算法提出了基于卡爾曼濾波的新型捕獲算法，減小延遲鎖相環(huán)失鎖造成的信號(hào)跟蹤丟失概率，來提高惡劣環(huán)境下低信噪比信號(hào)的跟蹤能力，實(shí)現(xiàn)微弱信號(hào)的連續(xù)可靠跟蹤。通過提高GPS微弱信號(hào)的捕獲與跟蹤能力，進(jìn)而使GPS接收機(jī)在惡劣環(huán)境下衛(wèi)星信號(hào)微弱時(shí)能夠?qū)崿F(xiàn)較好的定位與導(dǎo)航。通過擬合GPS接收機(jī)實(shí)際接收到的原始數(shù)據(jù)，構(gòu)造出不同載噪比的數(shù)字信號(hào)，分別對(duì)提出的針對(duì)微弱信號(hào)的捕獲與跟蹤算法進(jìn)行仿真比較驗(yàn)證，結(jié)果表明，對(duì)接收機(jī)后端信號(hào)處理部分作出的算法改進(jìn)使得GPS接收機(jī)可以更好的處理微弱信號(hào)，并且具有較高的靈敏度和精度。文章同時(shí)針對(duì)提出的數(shù)據(jù)處理特征使用FPGA技術(shù)對(duì)算法主要的數(shù)據(jù)處理部分進(jìn)行了初步的構(gòu)架實(shí)現(xiàn)并進(jìn)行了板級(jí)驗(yàn)證，結(jié)果表明，利用FPGA技術(shù)可以較好的實(shí)現(xiàn)算法的數(shù)據(jù)處理功能。文章最后給出了結(jié)論，通過提出的基于批處理和基于DBZP方法的捕獲算法以及基于卡爾曼濾波的信號(hào)跟蹤算法，可以有效地解決微弱GPS信號(hào)處理的難題，進(jìn)而實(shí)現(xiàn)微弱信號(hào)環(huán)境下的定位與導(dǎo)航。

標(biāo)簽： FPGA GPS 信號(hào)實(shí)時(shí)處理

上傳時(shí)間： 2013-05-31

上傳用戶：cccole0605
H264AVC的CAVLC編碼算法研究及FPGA實(shí)現(xiàn).rar

H.264/AVC是國際電信聯(lián)盟與國際標(biāo)準(zhǔn)化組織/國際電工委員會(huì)聯(lián)合推出的活動(dòng)圖像編碼標(biāo)準(zhǔn)，簡(jiǎn)稱H.264。作為最新的國際視頻編碼標(biāo)準(zhǔn)，H.264/AVC與MPEG-4、H.263等視頻編碼標(biāo)準(zhǔn)相比，性能有了很大的提高，并已在流媒體、數(shù)字電視、電話會(huì)議、視頻存儲(chǔ)等諸多領(lǐng)域得到廣泛的應(yīng)用。本論文的研究課題是基于H.264/AVC視頻編碼標(biāo)準(zhǔn)的CAVLC(Context-based Adaptive Variable Length Coding，基于上下文的自適應(yīng)可變長(zhǎng)編碼)編碼算法研究及FPGA實(shí)現(xiàn)。對(duì)于變換后的熵編碼，H.264/AVC支持兩種編碼模式：基于上下文的可變長(zhǎng)編碼(CAVLC)和基于上下文的自適應(yīng)算術(shù)編碼(CABAC，Context-based Adaptive BinaryArithmetic Coding)。在H.264/AVC中，盡管CAVLC算法也是采用了VLC編碼，但是同以往標(biāo)準(zhǔn)不同，它所有的編碼都是基于上下文進(jìn)行。這種方法比傳統(tǒng)的查單一表的方法提高了編碼效率，但也增加了設(shè)計(jì)上的困難。作者在全面學(xué)習(xí)H.264/AVC協(xié)議和深入研究CAVLC編碼算法的基礎(chǔ)上，確定了并行編碼的CAVLC編碼器結(jié)構(gòu)框圖，并總結(jié)出了影響CAVLC編碼器實(shí)現(xiàn)的瓶頸。針對(duì)這些瓶頸，對(duì)CAVLC編碼器中的各個(gè)功能模塊進(jìn)行了優(yōu)化設(shè)計(jì)，這些優(yōu)化設(shè)計(jì)包括多參考?jí)K的表格預(yù)測(cè)法、快速查找表法、算術(shù)消除法等。最后，用Verilog硬件描述語言對(duì)所設(shè)計(jì)的CAVLC編碼器進(jìn)行了描述，用EDA軟件對(duì)其主要功能模塊進(jìn)行了仿真，并在Cyclone II系列EP2C20F484的FPGA上驗(yàn)證了它們的功能。結(jié)果表明，該CAVLC編碼器各編碼單元的編碼速度得到了顯著提高且均能滿足實(shí)時(shí)通信要求，為整個(gè)CAVLC編碼器的實(shí)時(shí)通信提供了良好的基礎(chǔ)。

標(biāo)簽： CAVLC H264 FPGA 264

上傳時(shí)間： 2013-06-22

上傳用戶：diamondsGQ
基于FPGA的圖像處理算法研究及硬件設(shè)計(jì).rar

隨著圖像分辨率的越來越高，軟件實(shí)現(xiàn)的圖像處理無法滿足實(shí)時(shí)性的需求；同時(shí)FPGA等可編程器件的快速發(fā)展使得硬件實(shí)現(xiàn)圖像處理變得可行。如今基于FPGA的圖像處理研究成為了國內(nèi)外的一個(gè)熱門領(lǐng)域。本文在FPGA平臺(tái)上，用Verilog HDL實(shí)現(xiàn)了一個(gè)研究圖像處理算法的可重復(fù)配置的硬件模塊架構(gòu)，架構(gòu)包括PC機(jī)預(yù)處理和通信軟件，控制模塊，計(jì)算單元，存儲(chǔ)器模塊和通信適配模塊五個(gè)部分。其中的計(jì)算模塊負(fù)責(zé)具體算法的實(shí)現(xiàn)，根據(jù)不同的圖像處理算法可以獨(dú)立實(shí)現(xiàn)。架構(gòu)為計(jì)算模塊實(shí)現(xiàn)了一個(gè)可添加、移出接口，不同的算法設(shè)計(jì)只要符合該接口就可以方便的加入到模塊架構(gòu)中來進(jìn)行調(diào)試和運(yùn)行。在硬件架構(gòu)的基礎(chǔ)上本文實(shí)現(xiàn)了排序?yàn)V波，中值濾波，卷積運(yùn)算及高斯濾波，形態(tài)學(xué)算子運(yùn)算等經(jīng)典的圖像處理算法。討論了FPGA的圖像處理算法的設(shè)計(jì)方法及優(yōu)化策略，通過性能分析，F(xiàn)PGA實(shí)現(xiàn)圖像處理在時(shí)間上比軟件處理有了很大的提高；通過結(jié)果的比較，發(fā)現(xiàn)FPGA的處理結(jié)果達(dá)到了軟件處理幾乎同等的效果水平。最后本文在實(shí)現(xiàn)較大圖片處理和圖像處理窗口的大小可配置性方面做了一定程度的討論和改進(jìn)，提高了算法的可用性，同時(shí)為進(jìn)一步的研究提供了更加便利的平臺(tái)。整個(gè)設(shè)計(jì)都是在ISE8.2和ModelSim第三方仿真軟件環(huán)境下開發(fā)的，在xilinx的Spartan-3E XC3S500E硬件平臺(tái)上實(shí)現(xiàn)。在軟件仿真過程中利用了ISE8.2自帶仿真工具和ModelSim結(jié)合使用。本課題為制造FPGA的專用圖像處理芯片做了有益的探索性研究，為實(shí)現(xiàn)FPGA為核心處理芯片的實(shí)時(shí)圖像處理系統(tǒng)有著積極的作用。

標(biāo)簽： FPGA 圖像處理算法研究

上傳時(shí)間： 2013-07-29

上傳用戶：愛順不順
FPGA低功耗布局布線算法的研究與改進(jìn).rar

本文對(duì)嵌入硬核的FPGA布線通道寬度分布和改進(jìn)FPGA布局算法進(jìn)行了研究。文章在嵌入硬核的FPGA布線通道寬度分布研究中，引入了四種架構(gòu)，其布線通道寬度分布函數(shù)分別為均勻、脈沖、高斯和三角分布。通過修改VPR工具的源代碼，使平臺(tái)適用于具有嵌入硬核的FPGA架構(gòu)，利用MCNC基準(zhǔn)電路來測(cè)試這四種架構(gòu)的性能。實(shí)驗(yàn)結(jié)果表明：在以網(wǎng)線平均長(zhǎng)度作為指標(biāo)的測(cè)試中，通道寬度均勻分布的架構(gòu)具有更短的布線長(zhǎng)度、更優(yōu)的性能。

標(biāo)簽： FPGA 低功耗布局布線

上傳時(shí)間： 2013-06-01

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MP3音頻編解碼運(yùn)算中IMDCT算法研究及其FPGA實(shí)現(xiàn).rar

近年來，隨著多媒體技術(shù)的迅猛發(fā)展，電子、計(jì)算機(jī)、通訊和娛樂之間的相互融合、滲透越來越多，而數(shù)字音頻技術(shù)則是應(yīng)用最為廣泛的技術(shù)之一。MP3(MPEG-1 Audio LayerⅢ)編解碼算法作為數(shù)字音頻的解決方案，在便攜式多媒體產(chǎn)品中得到了廣泛流行。在已有的便攜式MP3系統(tǒng)實(shí)現(xiàn)方案中，低速處理器與專用硬件結(jié)合的SOC設(shè)計(jì)方案結(jié)合了硬件實(shí)現(xiàn)方式和軟件實(shí)現(xiàn)方式的優(yōu)點(diǎn)，具有成本低、升級(jí)容易、功能豐富等特點(diǎn)。IMDCT(反向改進(jìn)離散余弦變換)是編解碼算法中一個(gè)運(yùn)算量大調(diào)用頻率高的運(yùn)算步驟，因此適于硬件實(shí)現(xiàn)，以降低處理器的開銷和功耗，來提高整個(gè)系統(tǒng)的性能。本文首先闡述了MP3音頻編解碼標(biāo)準(zhǔn)和流程，以及IMDCT常用的各種實(shí)現(xiàn)算法。在此基礎(chǔ)上選擇了適于硬件實(shí)現(xiàn)的遞歸循環(huán)實(shí)現(xiàn)方法，并在已有算法的基礎(chǔ)上進(jìn)行了改進(jìn)，減小了所需硬件資源需求并保持了運(yùn)算速度。接著提出了模塊總體設(shè)計(jì)方案，結(jié)合算法進(jìn)行了實(shí)現(xiàn)結(jié)構(gòu)的優(yōu)化，并在EDA環(huán)境下具體實(shí)現(xiàn)，用硬件描述語言設(shè)計(jì)、綜合、仿真，且下載到Xilinx公司的VirtexⅡ系列xc2v1000FPGA器件中，在減小硬件資源的同時(shí)快速地實(shí)現(xiàn)了IMDCT，經(jīng)驗(yàn)證功能正確。

標(biāo)簽： IMDCT FPGA MP3

上傳時(shí)間： 2013-05-31

上傳用戶：Minly
H.264幀內(nèi)預(yù)測(cè)算法優(yōu)化及幾個(gè)重要模塊的FPGA實(shí)現(xiàn).rar

H.264作為新一代視頻編碼標(biāo)準(zhǔn)，相比上一代視頻編碼標(biāo)準(zhǔn)MPEG2，在相同畫質(zhì)下，平均節(jié)約64﹪的碼流。該標(biāo)準(zhǔn)僅設(shè)定了碼流的語法結(jié)構(gòu)和解碼器結(jié)構(gòu)，實(shí)現(xiàn)靈活性極大，其規(guī)定了三個(gè)檔次，每個(gè)檔次支持一組特定的編碼功能，并支持一類特定的應(yīng)用，因此。H.264的編碼器的設(shè)計(jì)可以根據(jù)需求的不同而不同。 H.264雖然具有優(yōu)異的壓縮性能，但是其復(fù)雜度卻比一般編碼器高的多。本文對(duì)H.264進(jìn)行了編碼復(fù)雜度分析，并統(tǒng)計(jì)了整個(gè)軟件編碼中計(jì)算量的分布。H.264中采用了率失真優(yōu)化算法，提高了幀內(nèi)預(yù)測(cè)編碼的效率。在該算法下進(jìn)行幀內(nèi)預(yù)測(cè)時(shí)，為了得到一個(gè)宏塊的預(yù)測(cè)模式，需要進(jìn)行592次率失真代價(jià)計(jì)算。因此為了降低幀內(nèi)預(yù)測(cè)模式選擇的計(jì)算復(fù)雜度，本文改進(jìn)了幀內(nèi)預(yù)測(cè)模式選擇算法。實(shí)踐證明，在PSNR值的損失可以忽略不計(jì)的情況下，該算法相比原算法，幀內(nèi)編碼時(shí)間平均節(jié)約60﹪以上，對(duì)編碼的實(shí)時(shí)性有較大幫助。為了實(shí)現(xiàn)實(shí)時(shí)編碼，考慮到FPGA的高效運(yùn)算速度和使用靈活性，本文還研究了H.264編碼器基本檔次的FPGA實(shí)現(xiàn)。首先研究了H.264編碼器硬件實(shí)現(xiàn)架構(gòu)，并對(duì)影響編碼速度，且具有硬件實(shí)現(xiàn)優(yōu)越性的幾個(gè)重要部分進(jìn)行了算法研究和FPGA.實(shí)現(xiàn)。本文主要研究了H.264編碼器中整數(shù)DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數(shù)DCT變換等部分。分別對(duì)這些模塊進(jìn)行了綜合和時(shí)序仿真，并將驗(yàn)證后通過的系統(tǒng)模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中，進(jìn)行了在線測(cè)試，驗(yàn)證了該系統(tǒng)對(duì)輸入的殘差數(shù)據(jù)實(shí)時(shí)壓縮編碼的功能。本文對(duì)H.264編碼器幀內(nèi)預(yù)測(cè)模式選擇算法的改進(jìn)，算法實(shí)現(xiàn)簡(jiǎn)單，對(duì)軟件編碼的實(shí)時(shí)性有很大幫助。本文對(duì)在單片F(xiàn)PGA上實(shí)現(xiàn)H.264編碼器做出了探索性嘗試，這對(duì)H.264編碼器芯片的設(shè)計(jì)有著積極的借鑒性。

標(biāo)簽： FPGA 264 幀內(nèi)預(yù)測(cè)

上傳時(shí)間： 2013-06-13

上傳用戶：夜月十二橋