附件為NE555電路智能設計軟件，是以NE555芯片為核心,設計出不同的智能控制電路的軟件。 NE555為8腳時基集成電路， 各腳主要功能（集成塊圖在下面） 1地GND 2觸發 3輸出 4復位 5控制電壓 6門限(閾值） 7放電 8電源電壓Vcc 應用十分廣泛，可裝如下幾種電路： 1。單穩類電路作用： 定延時，消抖動，分（倍）頻，脈沖輸出，速率檢測等。 2。雙穩類電路作用： 比較器，鎖存器，反相器，方波輸出及整形等。 3。無穩類電路作用： 方波輸出，電源變換，音響報警，玩具，電控測量，定時等。 我們知道，555電路在應用和工作方式上一般可歸納為3類。每類工作方式又有很多個不同的電路。在實際應用中，除了單一品種的電路外，還可組合出很多不同電路，如：多個單穩、多個雙穩、單穩和無穩，雙穩和無穩的組合等。這樣一來，電路變的更加復雜。為了便于我們分析和識別電路，更好的理解555電路，這里我們這里按555電路的結構特點進行分類和歸納，把555電路分為3大類、8種、共18個單元電路。每個電路除畫出它的標準圖型，指出他們的結構特點或識別方法外，還給出了計算公式和他們的用途。方便大家識別、分析555電路。下面將分別介紹這3類電路
上傳時間： 2013-10-23
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在PCB生產的時候,由于基板都是一大塊的,要做成的PCB就有小片組成,那么,我們怎么將一些PCB拼板輸出,以達到在開料的時候節約成本呢,本PCB智能拼板系統就是為了開料的時候,智能的拼板,以達到節約成本的效用. PCB-IPS智能拼板系統是由本人經過十幾年PCB專業工程設計經驗，專門為PCB生產企業研制開發的一個效果極佳的拼板開料軟件，通過PCB-IPS可以找到每一款PCB的最佳開料方案，最大限度地提高板材的利用率。它具有以下特點： 1.開料算法精確嚴密，保證找到最佳開料方案； 2.操作和界面十分簡單，用戶不需培訓即可馬上使用； 3.對每款線路板提供所有可能的開料選擇方案，滿足不同的需求； 4.對開料剩余邊的最小化使開料結果更加完善； 5.允許用戶對開料尺寸進行手工調整，靈活性強； 6.Tooling的自動生成,并允許用戶手工調整； 7.完善的Execl報表輸出及打印；
上傳時間： 2013-11-21
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智能手機操作系統是一種運算能力及功能比傳統功能手機系統更強的手機系統。使用最多的操作系統有：Android、iOS、Symbian、Windows Phone和BlackBerry OS。他們之間的應用軟件互不兼容。因為可以像個人電腦一樣安裝第三方軟件，所以智能手機有豐富的功能。智能手機能夠顯示與個人電腦所顯示出來一致的正常網頁，它具有獨立的操作系統以及良好的用戶界面，它擁有很強的應用擴展性、能方便隨意地安裝和刪除應用程序。 Symbian 安卓 iOS
上傳時間： 2013-11-25
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NE555電路智能設計軟件
上傳時間： 2013-11-17
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Verilog數字系統設計教程(第二版) 夏宇聞
上傳時間： 2013-12-01
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Verilog_HDL的基本語法詳解（夏宇聞版）:Verilog HDL是一種用于數字邏輯電路設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型。Verilog HDL既是一種行為描述的語言也是一種結構描述的語言。這也就是說，既可以用電路的功能描述也可以用元器件和它們之間的連接來建立所設計電路的Verilog HDL模型。Verilog模型可以是實際電路的不同級別的抽象。這些抽象的級別和它們對應的模型類型共有以下五種： 系統級（system）：用高級語言結構實現設計模塊的外部性能的模型。 算法級（algorithm）：用高級語言結構實現設計算法的模型。 RTL級（Register Transfer Level）：描述數據在寄存器之間流動和如何處理這些數據的模型。 門級（gate-level）：描述邏輯門以及邏輯門之間的連接的模型。 開關級（switch-level）：描述器件中三極管和儲存節點以及它們之間連接的模型。 一個復雜電路系統的完整Verilog HDL模型是由若干個Verilog HDL模塊構成的，每一個模塊又可以由若干個子模塊構成。其中有些模塊需要綜合成具體電路，而有些模塊只是與用戶所設計的模塊交互的現存電路或激勵信號源。利用Verilog HDL語言結構所提供的這種功能就可以構造一個模塊間的清晰層次結構來描述極其復雜的大型設計，并對所作設計的邏輯電路進行嚴格的驗證。 Verilog HDL行為描述語言作為一種結構化和過程性的語言，其語法結構非常適合于算法級和RTL級的模型設計。這種行為描述語言具有以下功能： · 可描述順序執行或并行執行的程序結構。 · 用延遲表達式或事件表達式來明確地控制過程的啟動時間。 · 通過命名的事件來觸發其它過程里的激活行為或停止行為。 · 提供了條件、if-else、case、循環程序結構。 · 提供了可帶參數且非零延續時間的任務（task）程序結構。 · 提供了可定義新的操作符的函數結構（function）。 · 提供了用于建立表達式的算術運算符、邏輯運算符、位運算符。 · Verilog HDL語言作為一種結構化的語言也非常適合于門級和開關級的模型設計。因其結構化的特點又使它具有以下功能： - 提供了完整的一套組合型原語（primitive）; - 提供了雙向通路和電阻器件的原語; - 可建立MOS器件的電荷分享和電荷衰減動態模型。 Verilog HDL的構造性語句可以精確地建立信號的模型。這是因為在Verilog HDL中，提供了延遲和輸出強度的原語來建立精確程度很高的信號模型。信號值可以有不同的的強度，可以通過設定寬范圍的模糊值來降低不確定條件的影響。 Verilog HDL作為一種高級的硬件描述編程語言，有著類似C語言的風格。其中有許多語句如：if語句、case語句等和C語言中的對應語句十分相似。如果讀者已經掌握C語言編程的基礎，那么學習Verilog HDL并不困難，我們只要對Verilog HDL某些語句的特殊方面著重理解，并加強上機練習就能很好地掌握它，利用它的強大功能來設計復雜的數字邏輯電路。下面我們將對Verilog HDL中的基本語法逐一加以介紹。
標簽： Verilog_HDL
上傳時間： 2014-12-04
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本資料是關于夏宇聞老師優秀的verilog教程課件，其中包括verilog講稿PPT、verilog課件、verilog例題等。
上傳時間： 2013-11-21
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汽車與智能傳感器
上傳時間： 2013-10-30
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宇聞著Verilog數字系統設計教程word版
上傳時間： 2013-11-03
上傳用戶：zhang_yi
宇聞著Verilog數字系統設計教程word版
上傳時間： 2013-10-11
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