將Verilog設計轉成VHDL設計的程式
標簽： Verilog VHDL 程式
上傳時間： 2016-01-18
上傳用戶：lifangyuan12
將VHDL設計轉換成Verilog設計的程式
上傳用戶：wkchong
JPEG的硬體設計採用的是VHDL設計,有源碼
標簽： JPEG VHDL 有源
上傳用戶：agent
使用FPGA設計WiMax接收機之OFDM同步硬體電路(內附VHDL code)
標簽： WiMax FPGA OFDM VHDL
上傳時間： 2016-01-22
上傳用戶：zhuyibin
一個簡單的游戲設計...好好玩的
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上傳時間： 2013-12-31
上傳用戶：edisonfather
一個可以簡單實現模塊的拖曳、鎖定、最大化、最小化控制的示例，用簡單新聞系統來展示。采用了SqlHelper進行數據庫操作。
標簽： 模塊 控制
上傳時間： 2014-12-02
上傳用戶：lhc9102
％求輸入一維信號的計盒分形維數 ％y是一維信號 ％cellmax:方格子的最大邊長,可以取2的偶數次冪次(1,2,4,8...),取大于數據長度的偶數 ％D是y的計盒維數（一般情況下D>=1）,D=lim(log(N(e))/log(k/e)),
標簽： cellmax 信號 gt 輸入
上傳時間： 2013-12-13
上傳用戶：671145514
matlab編寫的多元變量最小化問題的downhill方法求解
標簽： downhill matlab 編寫 多元
上傳時間： 2014-01-02
上傳用戶：gaome
倒數計時器 提供時間到關機的功能 可自由設定是否關機或者提供警示
上傳時間： 2016-02-02
上傳用戶：lepoke
U-BOOT主要用于LINUX系統的初始化及系統引導(for s3c2440)
標簽： s3c2440 U-BOOT LINUX for
上傳時間： 2013-12-28
上傳用戶：宋桃子
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