?? 構(gòu)成技術(shù)資料

?? 資源總數(shù):1302
?? 源代碼:1169
?? 電路圖:2

?? 構(gòu)成熱門(mén)資料

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本文采用Altera公司的FPGA器件Cyclone III系列EP3C10作為核心器件構(gòu)成了R-S(255,223)編碼系統(tǒng);利用Quartus II 9.0作為硬件仿真平臺(tái),用硬件描述語(yǔ)言Verilog_HDL實(shí)現(xiàn)編程,并且通過(guò)JTAG接口與EP3C10連接。R-S(Reed-Solomon)碼...

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