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  • AVR單片機的優(yōu)化RC6 加密算法（速度快

    AVR單片機的優(yōu)化RC6 加密算法（速度快，其優(yōu)化思想絕對值得學(xué)習(xí)） 在有128bytes RAM 的AVR單片機上執(zhí)行 rc6 16/10/8(16 bit/10 rounds/8 bytes keys) * 對多數(shù)代碼進(jìn)行了 C 語言優(yōu)化，對數(shù)據(jù)相關(guān)循環(huán)移位，模乘等用ASM優(yōu)化 * 在4MHz無乘法器的AVR上得到平均 1172 Bytes/s的加解密速度。 * 編譯器: AVR-G

    標(biāo)簽： AVR RC6 單片機 加密算法

    上傳時間： 2013-12-18

    上傳用戶：阿四AIR

  • 【經(jīng)典設(shè)計】VHDL源代碼下載～～ 其中經(jīng)典的設(shè)計有：【自動售貨機】、【電子鐘】、【紅綠燈交通信號系統(tǒng)】、【步進(jìn)電機定位控制系統(tǒng)】、【直流電機速度控制系統(tǒng)】、【計算器】、【點陣列LED顯示控制系統(tǒng)】

    【經(jīng)典設(shè)計】VHDL源代碼下載～～ 其中經(jīng)典的設(shè)計有：【自動售貨機】、【電子鐘】、【紅綠燈交通信號系統(tǒng)】、【步進(jìn)電機定位控制系統(tǒng)】、【直流電機速度控制系統(tǒng)】、【計算器】、【點陣列LED顯示控制系統(tǒng)】 基本數(shù)字邏輯設(shè)計有：【鎖存器】、【多路選擇器】、【三態(tài)門】、【雙向輸入|輸出端口】、【內(nèi)部（緩沖）信號】、【編碼轉(zhuǎn)換】、【加法器】、【編碼器/譯碼器】、【4位乘法器】、【只讀存儲器】、【RSFF觸發(fā)器】、【DFF觸發(fā)器】、【JKFF觸發(fā)器】、【計數(shù)器】、【分頻器】、【寄存器】、【狀態(tài)機】

    標(biāo)簽： VHDL LED 源代碼

    上傳時間： 2015-06-16

    上傳用戶：chenxichenyue

  • matlab下

    matlab下，使用dspbuilder實現(xiàn)的復(fù)數(shù)乘法器模塊的源碼

    標(biāo)簽： matlab

    上傳時間： 2013-12-21

    上傳用戶：變形金剛

  • 倒數(shù)計數(shù)器

    倒數(shù)計數(shù)器，用于各種乘法器的應(yīng)用，或者其他應(yīng)用當(dāng)中

    標(biāo)簽： 計數(shù)器

    上傳時間： 2013-12-25

    上傳用戶：daoxiang126

  • 朋友

    朋友，我是Jawen.看到先前上載的一套CPLD開發(fā)板的VHDL源碼挺受歡迎的，現(xiàn)在就將她的Verilog源碼也一并貢獻(xiàn)給大家：8位優(yōu)先編碼器,乘法器,多路選擇器,二進(jìn)制轉(zhuǎn)BCD碼,加法器,減法器,簡單狀態(tài)機,四位比較器,7段數(shù)碼管,i2c總線,lcd液晶顯示,撥碼開關(guān),串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數(shù)字時鐘

    標(biāo)簽：

    上傳時間： 2014-01-23

    上傳用戶：wys0120

  • YUV轉(zhuǎn)RGB的源程序

    YUV轉(zhuǎn)RGB的源程序，使用到了硬件加速器，可利用FGPA的乘法器加速處理速度。

    標(biāo)簽： YUV RGB 源程序

    上傳時間： 2014-11-26

    上傳用戶：chenjjer

  • 100個經(jīng)典vhdl編程實例

    100個經(jīng)典vhdl編程實例， 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數(shù)據(jù)類型 第10例 函數(shù) 第11例 七值邏輯線或分辨函數(shù) 第12例 轉(zhuǎn)換函數(shù) 第13例 左移函數(shù) 第14例 七值邏輯程序包 第15例 四輸入多路器......

    標(biāo)簽： vhdl 100 編程實例

    上傳時間： 2014-01-20

    上傳用戶：agent

  • 這是GPS接收機

    這是GPS接收機，基帶處理模塊中累加模塊設(shè)計代碼，用于碼跟蹤環(huán)。代碼設(shè)計巧妙，避免了消耗FPGA中比較稀缺的硬件乘法器資源。

    標(biāo)簽： GPS 接收機

    上傳時間： 2013-12-24

    上傳用戶：xinzhch

  • 用verlog語言編的一些基礎(chǔ)實驗,適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器

    用verlog語言編的一些基礎(chǔ)實驗,適合于FPGA/CPLD的初學(xué)者。內(nèi)容包括8位優(yōu)先編碼器，乘法器，除法器，多路選擇器，二進(jìn)制轉(zhuǎn)BCD碼，加法器，減法器等等。

    標(biāo)簽： verlog FPGA CPLD 8位

    上傳時間： 2013-12-29

    上傳用戶：siguazgb

  • CPU設(shè)計

    CPU設(shè)計，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料

    標(biāo)簽： CPU

    上傳時間： 2014-01-21

    上傳用戶：shus521

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