倒數計數器，用于各種乘法器的應用，或者其他應用當中
標簽： 計數器
上傳時間： 2013-12-25
上傳用戶：daoxiang126
朋友，我是Jawen.看到先前上載的一套CPLD開發板的VHDL源碼挺受歡迎的，現在就將她的Verilog源碼也一并貢獻給大家：8位優先編碼器,乘法器,多路選擇器,二進制轉BCD碼,加法器,減法器,簡單狀態機,四位比較器,7段數碼管,i2c總線,lcd液晶顯示,撥碼開關,串口,蜂鳴器,矩陣鍵盤,跑馬燈,交通燈,數字時鐘
標簽：
上傳時間： 2014-01-23
上傳用戶：wys0120
YUV轉RGB的源程序，使用到了硬件加速器，可利用FGPA的乘法器加速處理速度。
標簽： YUV RGB 源程序
上傳時間： 2014-11-26
上傳用戶：chenjjer
100個經典vhdl編程實例， 第1例 帶控制端口的加法器 第2例 無控制端口的加法器 第3例 乘法器 第4例 比較器 第5例 二路選擇器 第6例 寄存器 第7例 移位寄存器 第8例 綜合單元庫 第9例 七值邏輯與基本數據類型 第10例 函數 第11例 七值邏輯線或分辨函數 第12例 轉換函數 第13例 左移函數 第14例 七值邏輯程序包 第15例 四輸入多路器......
標簽： vhdl 100 編程實例
上傳時間： 2014-01-20
上傳用戶：agent
這是GPS接收機，基帶處理模塊中累加模塊設計代碼，用于碼跟蹤環。代碼設計巧妙，避免了消耗FPGA中比較稀缺的硬件乘法器資源。
標簽： GPS 接收機
上傳時間： 2013-12-24
上傳用戶：xinzhch
外部中斷模擬UART演示程序，只做過模擬仿真
標簽： UART 外部中斷 模擬 程序
上傳時間： 2015-11-13
上傳用戶：tianjinfan
用verlog語言編的一些基礎實驗,適合于FPGA/CPLD的初學者。內容包括8位優先編碼器，乘法器，除法器，多路選擇器，二進制轉BCD碼，加法器，減法器等等。
標簽： verlog FPGA CPLD 8位
上傳時間： 2013-12-29
上傳用戶：siguazgb
CPU設計，加法器，乘法器，除法器等，有原理講解等。挺不錯的資料
標簽： CPU
上傳時間： 2014-01-21
上傳用戶：shus521
徑向基底函數類神經網路，是單隱藏層的3層前向網路，模擬人腦中局部調整，有很好的逼近能力
上傳時間： 2014-01-15
上傳用戶：wanghui2438
高頻小信號放大器，采用1496模擬乘法器，分為調制解調模塊
標簽： 高頻小信號 放大器
上傳時間： 2016-02-17
上傳用戶：linlin
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