USB3.0–SATA橋接芯片MB86C30A的主要規(guī)范:*CBC (密碼段鏈接):一種適合加密模塊數(shù)據(jù)的AES 模式。*XTS (帶調整和密文竊取的XEX 加密模式):IEE
上傳時間： 2013-06-10
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u盤 芯片 識別 工具 , 免費 下載
上傳時間： 2013-07-14
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easy，51pro，3.0編程器在2.0的基礎上增加了更多的芯片器件
上傳時間： 2013-07-25
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本文對16QAM基帶Modem的FPGA芯片設計進行了研究與論述.首先介紹了16QAM調制的原理和16QAM基帶Modem的FPGA芯片總體設計,以及一些FPGA設計的基本原則.接著介紹了高性能濾波器的FPGA設計方法,并采用多相結構濾波器和分布式算法(DA)設計了發(fā)送端平方根升余弦滾降濾波器.然后介紹了自適應盲均衡器的設計,該均衡器是一個復數(shù)結構的橫向濾波器,采用復用抽頭的結構來節(jié)省資源,本文對自適應均衡器的核心運算單元-采用booth編碼算法設計的高性能乘累加(MAC)運算單元進行了詳細描述.接下來介紹了載波恢復環(huán)路的FPGA設計,這是一個數(shù)字二階鎖相環(huán),本文推導了數(shù)字二階鎖相環(huán)和模擬二階鎖相環(huán)的對應關系.DD相位檢測算法中的反正切函數(shù)tan
上傳時間： 2013-04-24
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非常不錯的過零檢測芯片，DIP8封裝，外圍器件極少
上傳時間： 2013-04-24
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NEC芯片資料79F8513，芯片學習資料，共閱參考！
上傳時間： 2013-04-24
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8位電流模模數(shù)轉換器設計研究 8位電流模模數(shù)轉換器設計研究
標簽： 8位 電流模 模數(shù)轉換器
上傳時間： 2013-06-21
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現(xiàn)場可編程門陣列(FPGA)器件是能通過對其進行編程實現(xiàn)具有用戶規(guī)定功能的電路，特別適合集成電路的新品開發(fā)和小批量ASIC電路的生產(chǎn)。近幾年來，F(xiàn)PGA的發(fā)展非常迅速，但目前國內廠商所使用的FPGA芯片主要還是從國外進口，這種狀況除了給生產(chǎn)廠家?guī)砗艽蟮某杀緣毫σ酝猓瑫r也影響到國家信息產(chǎn)業(yè)的保密和安全問題，因此在國內自主研發(fā)FPGA便成為一種必然的趨勢。 基于上述現(xiàn)實狀況及國內市場的巨大需求，中國電子科技集團公司第58研究所近年來對FPGA進行了專項研究，本論文正是作為58所專項的一部分研究工作的總結。本文深入研究了FPGA的相關設計技術，并進行了實際的FPGA器件設計，研究工作的重點是在華潤上華(CSMC)0.5μm標準CMOS工藝基礎上進行具有6000有效門的FPGA的電路設計與仿真。 論文首先闡述了可編程邏輯器件的基本結構，就可編程邏輯器件的發(fā)展過程及其器件分類，對可編程只讀存儲器、現(xiàn)場可編程邏輯陣列、可編程陣列邏輯、通用邏輯陣列和復雜PLD等的基本結構特點進行了討論。接著討論了FPGA的基本結構與分類及它的編程技術，另外還闡述了FPGA的集成度和速率等相關問題。并根據(jù)實際指標要求確定本文研究目標FPGA的基本結構和它的編程技術，在華潤上華0.5μm標準CMOS工藝的基礎上，進行一款FPGA芯片的設計研究工作。進行了可編程邏輯單元的基本結構的設計，并用CMOS邏輯和NMOS傳輸管邏輯實現(xiàn)了函數(shù)發(fā)生器、快速進位鏈和觸發(fā)器的電路設計，并對其進行了仿真，達到了預期的目標。
上傳時間： 2013-07-18
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偏振模色散(PMD)是限制光通信系統(tǒng)向高速率和大容量擴展的主要障礙，尤其是160Gb/s光傳輸系統(tǒng)中，由PMD引起的脈沖畸變現(xiàn)象更加嚴重。為了克服PMD帶來的危害，國內外已經(jīng)開始了對PMD補償?shù)难芯俊５悄壳暗难a償系統(tǒng)復雜、成本高且補償效果不理想，因此采用前向糾錯(FEC)和偏振擾偏器配合抑制PMD的方法，可以實現(xiàn)低成本的PMD補償。 在實驗中將擾偏器連入光時分復用系統(tǒng)，通過觀察其工作前后的脈沖波形，發(fā)現(xiàn)擾偏器的應用改善了系統(tǒng)的性能。隨著系統(tǒng)速率的提高，對擾偏器速率的要求也隨之提高，目前市場上擾偏器的速率無法滿足160Gb/s光傳輸系統(tǒng)要求。通過對偏振擾偏器原理的分析，決定采用高速控制電路驅動偏振控制器的方法來實現(xiàn)高速擾偏器的設計。擾偏器采用鈮酸鋰偏振控制器，其響應時間小于100ns，是目前偏振控制器能夠達到的最高速率，但是將其用于160Gb/s高速光通信系統(tǒng)擾偏時，這個速率仍然偏低，因此，提出采用多段鈮酸鋰晶體并行擾偏的方法，彌補鈮酸鋰偏振控制器速率低的問題。通過對幾種處理器的分析和比較，選擇DSP+FPGA作為控制端，DSP芯片用于產(chǎn)生隨機數(shù)據(jù)，F(xiàn)PGA芯片具有豐富的I/O引腳，工作頻率高，可以實現(xiàn)大量數(shù)據(jù)的快速并行輸出。這樣的方案可以充分發(fā)揮DSP和FPGA各自的優(yōu)勢。另外對數(shù)模轉換芯片也要求響應速度快，本論文以FPGA為核心，完成了FPGA與其它芯片的接口電路設計。在QuartusⅡ集成環(huán)境中進行FPGA的開發(fā)，使用VHDL語言和原理圖輸入法進行電路設計。 本文設計的偏振擾偏器在高速控制電路的驅動下，可以實現(xiàn)大量的數(shù)據(jù)處理，采用多段鈮酸鋰晶體并行工作的方法，可以提高偏振擾偏器的速率。利用本方案制作的擾偏器具有高擾偏速率，適合應用于160Gb/s光通信系統(tǒng)中進行PMD補償。
上傳時間： 2013-04-24
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近年來,隨著微電子技術的高速發(fā)展,數(shù)字圖像壓縮編碼技術的逐漸成熟,實時圖象處理在多媒體、HDTV、圖像通信等領域有著越來越廣泛的應用,圖像壓縮/解壓的IC芯片也已成為多媒體技術的核心,實現(xiàn)這些算法芯片的研究成為信息產(chǎn)業(yè)的新熱點.該文基于FPGA設計了JPEG圖像壓縮編解碼芯片,通過改進算法優(yōu)化結構,在合理地利用硬件資源的條件下,有效地挖掘出算法內在的并行性.在JPEG編碼器設計中,改進了JEONG的DCT變換算法,采用流水線優(yōu)化算法解決時間并行性問題,提高了DCT/IDCT模塊的運算速度;設計了基于查找表結構的定點乘法器,便于在設計中共享乘法單元,以適應流水線設計的要求;依據(jù)Huffman編碼表的規(guī)律性,采用并行查找表結構,用較少的存儲單元完成Huffman編解碼的運算,同時也提高了編解碼速度.在JPEG解碼器設計中,根據(jù)Huffman碼字本身的特點和JPEG標準,設計了一種Huffman碼字分組結構,基于該結構提出分組Huffman查找表及地址編碼的設計方法,進而完成了新的快速Huffman解碼算法及其模塊設計.整個設計及其各個模塊都在ALTERA公司的EDA工具QUARTUSII平臺上進行了邏輯綜合及功能和時序仿真.綜合和仿真結果表明,基于FPGA的JPEG圖像編解碼芯片消耗很少的FPGA硬件資源,達到了較高的工作頻率,在速度和資源利用率方面均達到了較優(yōu)的狀態(tài),可滿足實時JPEG圖像編解碼的要求.在邏輯設計的基礎上,該設計可以進一步作硬件仿真和實驗,將源代碼燒錄進FPGA芯片,作為獨立器件或有自主知識產(chǎn)權的JPEG IP模塊,應用于可視電話、手機和會議電視等低成本JPEG編解碼系統(tǒng)的實現(xiàn).
上傳時間： 2013-05-31
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