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這個(gè)程序用途很廣的

這個(gè)程序用途很廣的，用于實(shí)現(xiàn)正弦信號(hào)發(fā)生器的

標(biāo)簽： 程序

上傳時(shí)間： 2014-06-17

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本程序?yàn)槲⒉ㄒ暰嘈诺赖姆抡?/a>

標(biāo)簽： 程序 信道 仿真

上傳時(shí)間： 2013-12-16

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matlab實(shí)現(xiàn)陷波器

matlab實(shí)現(xiàn)陷波器，采用的是LMS 算法實(shí)現(xiàn)，能將特定的正弦信號(hào)濾去

標(biāo)簽： matlab 陷波器

上傳時(shí)間： 2013-12-21

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遞歸最小二乘濾波器算法

遞歸最小二乘濾波器算法，包含對(duì)于單頻正弦信號(hào)和實(shí)際語(yǔ)音信號(hào)的處理結(jié)果

標(biāo)簽： 遞歸 二乘濾波 算法

上傳時(shí)間： 2014-01-09

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本系統(tǒng)以51單片機(jī)為控制核心

本系統(tǒng)以51單片機(jī)為控制核心，由正弦信號(hào)發(fā)生模塊、功率放大模塊、調(diào)幅（AM）、調(diào)頻（FM）模塊、數(shù)字鍵控（ASK，PSK）模塊以及測(cè)試信號(hào)發(fā)生模塊組成。采用數(shù)控的方法控制DDS芯片AD9850產(chǎn)生0Hz－30MHz正弦信號(hào)，經(jīng)濾波、放大和功放模塊放大至6v并具有一定的驅(qū)動(dòng)能力。測(cè)試信號(hào)發(fā)生模塊產(chǎn)生的1kHz正弦信號(hào)經(jīng)過(guò)調(diào)幅（AM）模塊、調(diào)頻（FM）模塊，對(duì)高頻載波進(jìn)行調(diào)幅或調(diào)頻。二進(jìn)制基帶序列信號(hào)送入數(shù)字鍵控模塊，產(chǎn)生二進(jìn)制PSK或ASK信號(hào)，同時(shí)對(duì)ASK信號(hào)進(jìn)行解調(diào)，恢復(fù)出原始數(shù)字序列。 另外，本系統(tǒng)從簡(jiǎn)單、調(diào)整方便、功能完備為出發(fā)點(diǎn)，基本實(shí)現(xiàn)了設(shè)計(jì)中的要求，波形輸出較穩(wěn)定，且精度較高。本設(shè)計(jì)還配備有LED顯示屏、鍵盤(pán)，提供了友好的人機(jī)交互界面。

標(biāo)簽： 51單片機(jī) 控制 核心

上傳時(shí)間： 2017-01-04

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可以應(yīng)用在C5402上

可以應(yīng)用在C5402上，基于查表的DSP正弦信號(hào)發(fā)生程序，用c編寫(xiě)，經(jīng)測(cè)試可直接在ccs上運(yùn)行。

標(biāo)簽： C5402

上傳時(shí)間： 2017-01-05

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卡爾曼濾波程序

卡爾曼濾波程序，兩變量濾波；正弦信號(hào)跟蹤；卡爾曼差分到狀態(tài)方程的轉(zhuǎn)換；卡爾曼同滑動(dòng)平均比較

標(biāo)簽： 卡爾曼 濾波程序

上傳時(shí)間： 2013-12-15

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摘 要：介紹了直接數(shù)字頻率合成 (DDS) 技術(shù)的基本原理

摘 要：介紹了直接數(shù)字頻率合成 (DDS) 技術(shù)的基本原理，給出了基于Altera公司FPGA器件的一個(gè)三相正弦信號(hào)發(fā)生器的設(shè)計(jì)方案，同時(shí)給出了其軟件程序和仿真結(jié)果。仿真結(jié)果表明：該方法生成的三相正弦信號(hào)具有對(duì)稱(chēng)性好、波形失真小、頻率精度高等優(yōu)點(diǎn)，且輸出頻率可調(diào)。 關(guān)鍵詞：直接數(shù)字頻率合成；現(xiàn)場(chǎng)可編程門(mén)陣列；FPGA；三相正弦信號(hào)

標(biāo)簽： DDS 數(shù)字頻率合成

上傳時(shí)間： 2014-01-10

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自制軟件

自制軟件，實(shí)現(xiàn)頻譜分析。能顯示信號(hào)與頻譜圖。主要是對(duì)正弦信號(hào)和三角波進(jìn)行一維FFT變換，得到頻譜圖。

標(biāo)簽： 軟件

上傳時(shí)間： 2017-02-10

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目 錄 第一章 VHDL文本輸入設(shè)計(jì)方法 1.1 編輯輸入并存盤(pán)VHDL原文件 1.2 將當(dāng)前設(shè)計(jì)設(shè)定為工程 1.3 選擇VHDL文本編譯版本號(hào)和排錯(cuò) 1.4 時(shí)序仿真 1.5 硬件測(cè)試 1.

目 錄 第一章 VHDL文本輸入設(shè)計(jì)方法 1.1 編輯輸入并存盤(pán)VHDL原文件 1.2 將當(dāng)前設(shè)計(jì)設(shè)定為工程 1.3 選擇VHDL文本編譯版本號(hào)和排錯(cuò) 1.4 時(shí)序仿真 1.5 硬件測(cè)試 1.6 部分實(shí)驗(yàn) 第二章 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽賽題練習(xí) 2.1 等精度頻率計(jì)設(shè)計(jì) 2.2 數(shù)字移相正弦信號(hào)發(fā)生器設(shè)計(jì) 2.3 測(cè)相儀設(shè)計(jì) 2.4 邏輯分析相儀設(shè)計(jì) 2.5 存儲(chǔ)示波器設(shè)計(jì)

標(biāo)簽： VHDL 1.1 1.2 1.3

上傳時(shí)間： 2014-12-02

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