漢字ASCII碼-Unicode碼轉化器（轉換工具）
上傳時間： 2013-07-16
上傳用戶：hustfanenze
隨著糾錯編碼理論研究的不斷深入，糾錯碼的實際應用越來越廣泛。卷積碼作為其中重要的一種，已被大多數通信系統所采用。(2,1,7)卷積碼是一種短約束長度最佳碼，編、譯碼器易于實現，且具有較強的糾錯能力。 本文研究了IEEE 802.11協議中(2,1,7)卷積碼編碼、交織解交織及其軟判決高速Viterbi譯碼的實現問題。 首先介紹了IEEE 802.11無線局域網標準及規范，然后介紹了信道編解碼中卷積碼編碼及Viterbi譯碼算法和FPGA 設計方法，接著通過對(2,1,7)卷積碼特點的具體分析，吸取目前Viterbi譯碼算法和交織解交織算法的優點，采取一系列的改進措施，基于FPGA實現了IEEE 802.11信道編解碼及交織和解交織系統。這些改進措施包括采用并行FIFO、改進的ACS 單元、流水式塊處理結構、改進的SMDO方法、雙重交織策略，使得在同樣時鐘速率下，系統的性能大幅度提高。最后將程序下載到Altera公司的Cyclone 系列的FPGA(型號EP1C6Q240C8)器件上進測試，并對測試結果作了簡單分析。
上傳時間： 2013-05-25
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8位電流模模數轉換器設計研究 8位電流模模數轉換器設計研究
上傳時間： 2013-06-21
上傳用戶：kaixinxin196
不錯的畢業論文 很詳細的介紹了光伏逆變器設計方法
上傳時間： 2013-04-24
上傳用戶：nanshan
ISO和ITU-T制定的一系列視頻編碼國際標準的推出，開創了視頻通信和存儲應用的新紀元。從H.261視頻編碼建議，到H.262/3、MPEG-1/2/4等都有一個共同的不斷追求的目標，即在盡可能低的碼率(或存儲容量)下獲得盡可能好的圖像質量。 本課題的研究建立在目前主流的壓縮算法的基礎上，綜合出各種標準中實現途徑的共性和優勢，將算法的主體移植于FPGA(FieldProgrammableGateArray)平臺上。憑借該種類嵌入式系統配置靈活、資源豐富的特點，建立一個可重構的內核處理模塊。進一步的完善算法(運算速度、精度)和外圍系統后，就可作為專用視頻壓縮編碼器進行門級電路設計的原型，構建一個片上可編程的獨立系統。 編碼器設計有良好的應用前景，通過使用離散余弦變換和熵編碼，對運動圖像從空間上進行壓縮編碼，使得編碼后的數據流適合于傳輸、通信、存儲和編輯等方面的要求。同時，系統的設計將解碼的工作量大幅度降低，功能模塊在作適當的改動后可為解碼器的參考設計使用。 研究所涉及的各功能模塊都進行了系統性的仿真和綜合，滿足工程樣機的前期研發需要。
上傳時間： 2013-04-24
上傳用戶：xiangwuy
隨著無線通信的應用日益廣泛，無線通信系統的種類也越來越繁雜，但是由于不同通信系統的工作頻段、調制方式、通信協議等原理結構上存在差異而極大限制了不同系統之間的互通。軟件無線電擺脫了硬件體系結構的束縛，成為解決不同通信體制之間互操作問題和開展多種通信業務的最佳途徑，具有巨大的商業和軍事價值，被喻為無線電通信領域一次新的技術革命。 本文首先回顧了軟件無線電的提出和發展現狀，然后論述了軟件無線電的基本理論和數學模型。在此理論和模型的基礎上，設計了軟件無線電接收機的硬件平臺。該平臺包括射頻部分、中頻處理部分和基帶處理部分。射頻部分由天線和無線接收機組成；中頻部分先將接收機輸出的模擬信號數字化，然后再通過FPGA實現下變頻；基帶部分主要由DSP和嵌入式系統組成，完成解調、同步等處理并可以進行一些其他的應用。其中的嵌入式系統的主處理器是基于ARM7-TDMI內核的LPC2200芯片，為了實現開發的方便在此芯片上移植了uC/OS-Ⅱ嵌入式時實內核。 軟件無線電接收機是一個很龐大的體系，其中的數字下變頻器DDC是一個非常關鍵的組成部分，在這部分中可方便的對接收頻段、濾波器特性等進行編程控制，極大的提高了通信設備的性能和靈活性，因此本文的重點在于數字下變頻器的設計與實現。實現下變頻的方法有很多種，由于FPGA在速度和靈活性上的優勢，其應用也越來越廣泛，因此主要采用了居于領導地位的XILINX公司的SPATAN-Ⅱ芯片來實現數字下變頻的功能。
上傳時間： 2013-04-24
上傳用戶：mfhe2005
RS(Reed-Solomon)碼是差錯控制領域中一類重要的線性分組碼，由于其出眾的糾錯能力，被廣泛地應用于各種差錯控制系統中，以滿足對數據傳輸通道可靠性的要求。 本文主要研究RS碼的編譯碼方法以及基于FPGA(Field Programmable Gate Array)的RS碼的實現方法。對所設計的編碼譯碼器的主要性能指標進行了仿真及實際功能測試，并給出了時序仿真波形圖和實際測試的結果。最后對于RS軟判決譯碼器的實現進行試探性的研究。 本文的主要工作有：1)采用現場可編程門陣列(FPGA)實現了 RS 碼的編碼和譯碼；2)采用更高效的RiBM算法，不僅減少了邏輯單元(Logic Element)的使用量，而且速度上也得到提高；3)用 VHDL 語言實現RS編碼譯碼，包括伽羅華(Galoias)域內的乘法除法器的設計，伴隨式求解電路，關鍵方程求解電路等；4)對于錢搜索電路的實現進行了改進；5)硬件上用ALrERA公司Cyclone系列的。EP1C20F324C8芯片加以實現。
上傳時間： 2013-04-24
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本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。 本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。 與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。
上傳時間： 2013-04-24
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一個很好用的adf4350寄存器配置軟件，省卻了您繁瑣的計算寄存器值的時間
上傳時間： 2013-06-30
上傳用戶：海陸空653
隨著空間科學任務的增加,需要處理的空間科學數據量激增,要求建立一個高速的空間數據連接網絡.高速復接器作為空間飛行器星上網絡的關鍵設備,其性能對整個空間數據網絡的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調整,應用VHDL語言和可編程門陣列FPGA技術,對多個信號源數據進行數據打包、信道選通調度和多路復接的方法.設計中,用VHDL語言對高速復接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預期結果后,繼續設計硬件電路,設計出的實際電路實現了將來自兩個不同速率的信源數據(1394總線數據和1553B總線數據)復接成一路符合CCSDS協議的位流業務數據.在實驗調試中對FPGA的輸出數據進行檢驗,同時對設計方法進行驗證.驗證結果完全符合設計目標.應用硬件可編程邏輯芯片FPGA設計高速復接器,大幅度提高了數據的復接速率,可應用于未來的星載高速數據系統中,能夠完成在軌系統的數據復接任務.
上傳時間： 2013-07-17
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