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  • TLC2543 中文資料

    TLC2543是TI公司的12位串行模數轉換器,使用開關電容逐次逼近技術完成A/D轉換過程。由于是串行輸入結構,能夠節省51系列單片機I/O資源;且價格適中,分辨率較高,因此在儀器儀表中有較為廣泛的應用。 TLC2543的特點 (1)12位分辯率A/D轉換器; (2)在工作溫度范圍內10μs轉換時間; (3)11個模擬輸入通道; (4)3路內置自測試方式; (5)采樣率為66kbps; (6)線性誤差±1LSBmax; (7)有轉換結束輸出EOC; (8)具有單、雙極性輸出; (9)可編程的MSB或LSB前導; (10)可編程輸出數據長度。 TLC2543的引腳排列及說明    TLC2543有兩種封裝形式:DB、DW或N封裝以及FN封裝,這兩種封裝的引腳排列如圖1,引腳說明見表1 TLC2543電路圖和程序欣賞 #include<reg52.h> #include<intrins.h> #define uchar unsigned char #define uint unsigned int sbit clock=P1^0; sbit d_in=P1^1; sbit d_out=P1^2; sbit _cs=P1^3; uchar a1,b1,c1,d1; float sum,sum1; double  sum_final1; double  sum_final; uchar duan[]={0x3f,0x06,0x5b,0x4f,0x66,0x6d,0x7d,0x07,0x7f,0x6f}; uchar wei[]={0xf7,0xfb,0xfd,0xfe};  void delay(unsigned char b)   //50us {           unsigned char a;           for(;b>0;b--)                     for(a=22;a>0;a--); }  void display(uchar a,uchar b,uchar c,uchar d) {    P0=duan[a]|0x80;    P2=wei[0];    delay(5);    P2=0xff;    P0=duan[b];    P2=wei[1];    delay(5);   P2=0xff;   P0=duan[c];   P2=wei[2];   delay(5);   P2=0xff;   P0=duan[d];   P2=wei[3];   delay(5);   P2=0xff;   } uint read(uchar port) {   uchar  i,al=0,ah=0;   unsigned long ad;   clock=0;   _cs=0;   port<<=4;   for(i=0;i<4;i++)  {    d_in=port&0x80;    clock=1;    clock=0;    port<<=1;  }   d_in=0;   for(i=0;i<8;i++)  {    clock=1;    clock=0;  }   _cs=1;   delay(5);   _cs=0;   for(i=0;i<4;i++)  {    clock=1;    ah<<=1;    if(d_out)ah|=0x01;    clock=0; }   for(i=0;i<8;i++)  {    clock=1;    al<<=1;    if(d_out) al|=0x01;    clock=0;  }   _cs=1;   ad=(uint)ah;   ad<<=8;   ad|=al;   return(ad); }  void main()  {   uchar j;   sum=0;sum1=0;   sum_final=0;   sum_final1=0;    while(1)  {              for(j=0;j<128;j++)          {             sum1+=read(1);             display(a1,b1,c1,d1);           }            sum=sum1/128;            sum1=0;            sum_final1=(sum/4095)*5;            sum_final=sum_final1*1000;            a1=(int)sum_final/1000;            b1=(int)sum_final%1000/100;            c1=(int)sum_final%1000%100/10;            d1=(int)sum_final%10;            display(a1,b1,c1,d1);           }         } 

    標簽: 2543 TLC

    上傳時間: 2013-11-19

    上傳用戶:shen1230

  • superpro 280驅動及編程器軟件

    已通過CE認證。(為什么要選擇經過CE認證的編程器?) 程速度無與倫比,逼近芯片理論極限。 基本配置48腳流行驅動電路。所選購的適配器都是通用的(插在DIP48鎖緊座上),即支持同封裝所有類型器件,48腳及以下DIP器件無需適配器直接支持。通用適配器保證快速新器件支持。I/O電平由DAC控制,直接支持低達1.5V的低壓器件。 更先進的波形驅動電路極大抑制工作噪聲,配合IC廠家認證的算法,無論是低電壓器件、二手器件還是低品質器件均能保證極高的編程良品率。編程結果可選擇高低雙電壓校驗,保證結果持久穩固。 支持FLASH、EPROM、EEPROM、MCU、PLD等器件。支持新器件僅需升級軟件(免費)。可測試SRAM、標準TTL/COMS電路,并能自動判斷型號。 自動檢測芯片錯插和管腳接觸不良,避免損壞器件。 完善的過流保護功能,避免損壞編程器。 邏輯測試功能。可測試和自動識別標準TTL/CMOS邏輯電路和用戶自定義測試向量的非標準邏輯電路。 豐富的軟件功能簡化操作,提高效率,避免出錯,對用戶關懷備至。工程(Project)將用戶關于對象器件的各種操作、設置,包括器件型號設定、燒寫文件的調入、配置位的設定、批處理命令等保存在工程文件中,每次運行時一步進入寫片操作。器件型號選擇和文件載入均有歷史(History)記錄,方便再次選擇。批處理(Auto)命令允許用戶將擦除、查空、編程、校驗、加密等常用命令序列隨心所欲地組織成一步完成的單一命令。量產模式下一旦芯片正確插入CPU即自動啟動批處理命令,無須人工按鍵。自動序列號功能按用戶要求自動生成并寫入序列號。借助于開放的API用戶可以在線動態修改數據BUFFER,使每片芯片內容均不同。器件型號選錯,軟件按照實際讀出的ID提示相近的候選型號。自動識別文件格式, 自動提示文件地址溢出。 軟件支持WINDOWS98/ME/NT/2000/XP操作系統(中英文)。  器件型號  編程(秒)  校驗(秒)  P+V (s)  Type  28F320W18  9  4.5  13.5  32Mb FLASH  28F640W30  18  9  27  64Mb FLASH  AM29DL640E  38.3  10.6  48.9  64Mb FLASH  MB84VD21182DA  9.6  2.9  12.5  16Mb FLASH  MB84VD23280FA  38.3  10.6  48.9  64Mb FLASH  LRS1381  13.3  4.6  19.9  32Mb FLASH  M36W432TG  11.8  4.6  16.4  32Mb FLASH  MBM29DL323TE  17.5  5.5  23.3  32Mb FLASH  AT89C55WD  2.1  1  3.1  20KB MCU  P89C51RD2B  4.6  0.9  5.5  64KB MCU  

    標簽: superpro 280 驅動 編程器軟件

    上傳時間: 2013-10-18

    上傳用戶:suicoe

  • superpro 280驅動及編程器軟件

    已通過CE認證。(為什么要選擇經過CE認證的編程器?) 程速度無與倫比,逼近芯片理論極限。 基本配置48腳流行驅動電路。所選購的適配器都是通用的(插在DIP48鎖緊座上),即支持同封裝所有類型器件,48腳及以下DIP器件無需適配器直接支持。通用適配器保證快速新器件支持。I/O電平由DAC控制,直接支持低達1.5V的低壓器件。 更先進的波形驅動電路極大抑制工作噪聲,配合IC廠家認證的算法,無論是低電壓器件、二手器件還是低品質器件均能保證極高的編程良品率。編程結果可選擇高低雙電壓校驗,保證結果持久穩固。 支持FLASH、EPROM、EEPROM、MCU、PLD等器件。支持新器件僅需升級軟件(免費)。可測試SRAM、標準TTL/COMS電路,并能自動判斷型號。 自動檢測芯片錯插和管腳接觸不良,避免損壞器件。 完善的過流保護功能,避免損壞編程器。 邏輯測試功能。可測試和自動識別標準TTL/CMOS邏輯電路和用戶自定義測試向量的非標準邏輯電路。 豐富的軟件功能簡化操作,提高效率,避免出錯,對用戶關懷備至。工程(Project)將用戶關于對象器件的各種操作、設置,包括器件型號設定、燒寫文件的調入、配置位的設定、批處理命令等保存在工程文件中,每次運行時一步進入寫片操作。器件型號選擇和文件載入均有歷史(History)記錄,方便再次選擇。批處理(Auto)命令允許用戶將擦除、查空、編程、校驗、加密等常用命令序列隨心所欲地組織成一步完成的單一命令。量產模式下一旦芯片正確插入CPU即自動啟動批處理命令,無須人工按鍵。自動序列號功能按用戶要求自動生成并寫入序列號。借助于開放的API用戶可以在線動態修改數據BUFFER,使每片芯片內容均不同。器件型號選錯,軟件按照實際讀出的ID提示相近的候選型號。自動識別文件格式, 自動提示文件地址溢出。 軟件支持WINDOWS98/ME/NT/2000/XP操作系統(中英文)。  器件型號  編程(秒)  校驗(秒)  P+V (s)  Type  28F320W18  9  4.5  13.5  32Mb FLASH  28F640W30  18  9  27  64Mb FLASH  AM29DL640E  38.3  10.6  48.9  64Mb FLASH  MB84VD21182DA  9.6  2.9  12.5  16Mb FLASH  MB84VD23280FA  38.3  10.6  48.9  64Mb FLASH  LRS1381  13.3  4.6  19.9  32Mb FLASH  M36W432TG  11.8  4.6  16.4  32Mb FLASH  MBM29DL323TE  17.5  5.5  23.3  32Mb FLASH  AT89C55WD  2.1  1  3.1  20KB MCU  P89C51RD2B  4.6  0.9  5.5  64KB MCU  

    標簽: superpro 280 驅動 編程器軟件

    上傳時間: 2013-11-21

    上傳用戶:xiaoyuer

  • a) 參考《TMS320LF240x DSP結構、原理及應用》

    a) 參考《TMS320LF240x DSP結構、原理及應用》,弄清TMS320LF2407的定時器功能。 b) 測試定時器Timer1,周期中斷0.1秒,并控制燈D2閃爍時間為Ts c) 單步運行程序,觀察發光二極管D2的發光情況。 d) 程序裝入片外,按“RUN”觀察發光二極管D2的發光情況。

    標簽: 240x TMS 320 240

    上傳時間: 2014-12-06

    上傳用戶:無聊來刷下

  • :文章介紹了在局域網有關AVI文件視頻流的實時操作中如何獲取AVI視 頻流

    :文章介紹了在局域網有關AVI文件視頻流的實時操作中如何獲取AVI視 頻流,利用系統壓縮管理器實現視頻壓縮,并實現視頻圖像的快速顯示等問題。具體 討論了在利用UDP協議進行數據傳輸時平滑突發數據流、恢復接收數據包的次序 等問題。

    標簽: AVI 局域網 實時操作 視頻流

    上傳時間: 2013-11-25

    上傳用戶:tyler

  • Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”

    Xilinx is disclosing this Specification ? 第 1 章“EMIF 概述”,概述 Texas Instruments EMIF。 ? 第 2 章“Virtex-II 系列或 Spartan-3 FPGA 到 EMIF 的設計”描述將 TI TMSC6000 EMIF 連接到 Virtex?-II 系列或 Spartan?-3 FPGA 的實現。 ? 第 3 章“Virtex-4 FPGA 到 EMIF 的設計” 描述將 TI TMS320C64x EMIF 連接到 Virtex-4 FPGA 的實現。 ? 第 4 章“參考設計” 提供參考設計的目錄結構和參考設計文件的鏈接。 ? 附錄 A “Virtex-4 ISERDES 樣本代碼” 提供 Virtex-4 實現的樣本代碼列表。 ? 附錄 B “EMIF 寄存器域描述” 定義 TI DSP 寄存器域。 ? 附錄 C “相關參考文件” 提供相關文檔的鏈接

    標簽: Specification disclosing Xilinx EMIF

    上傳時間: 2016-12-06

    上傳用戶:litianchu

  • 本代碼為編碼開關代碼

    本代碼為編碼開關代碼,編碼開關也就是數字音響中的 360度旋轉的數字音量以及顯示器上用的(單鍵飛梭開 關)等類似鼠標滾輪的手動計數輸入設備。 我使用的編碼開關為5個引腳的,其中2個引腳為按下 轉輪開關(也就相當于鼠標中鍵)。另外3個引腳用來 檢測旋轉方向以及旋轉步數的檢測端。引腳分別為a,b,c b接地a,c分別接到P2.0和P2.1口并分別接兩個10K上拉 電阻,并且a,c需要分別對地接一個104的電容,否則 因為編碼開關的觸點抖動會引起輕微誤動作。本程序不 使用定時器,不占用中斷,不使用延時代碼,并對每個 細分步數進行判斷,避免一切誤動作,性能超級穩定。 我使用的編碼器是APLS的EC11B可以參照附件的時序圖 編碼器控制流水燈最能說明問題,下面是以一段流水 燈來演示。

    標簽: 代碼 編碼開關

    上傳時間: 2017-07-03

    上傳用戶:gaojiao1999

  • MSP430系列超低功耗16位單片機原理與應用(華中科技大學)

    CPU:MSP430系列單片機的CPU和通用微處理器基本相同,只是在設計上采用了面向控制的結構和指令系統。MSP430的內核CPU結構是按照精簡指令集和高透明的宗旨而設計的,使用的指令有硬件執行的內核指令和基于現有硬件結構的仿真指令。這樣可以提高指令執行速度和效率,增強了MSP430的實時處理能力。存儲器:存儲程序、數據以及外圍模塊的運行控制信息。有程序存儲器和數據存儲器。對程序存儲器訪問總是以字形式取得代碼,而對數據可以用字或字節方式訪問。其中MSP430各系列單片機的程序存儲器有ROM、OTP、EPROM和FLASH型。外圍模塊:經過MAB、MDB、中斷服務及請求線與CPU相連。MSP430不同系列產品所包含外圍模塊的種類及數目可能不同。它們分別是以下一些外圍模塊的組合:時鐘模塊、看門狗、定時器A、定時器B、比較器A、串口0、1、硬件乘法器、液晶驅動器、模數轉換、數模轉換、端口、基本定時器、DMA控制器等。

    標簽: msp430 單片機

    上傳時間: 2022-07-28

    上傳用戶:slq1234567890

  • H.264幀內預測算法優化及幾個重要模塊的FPGA實現.rar

    H.264作為新一代視頻編碼標準,相比上一代視頻編碼標準MPEG2,在相同畫質下,平均節約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構,實現靈活性極大,其規定了三個檔次,每個檔次支持一組特定的編碼功能,并支持一類特定的應用,因此。H.264的編碼器的設計可以根據需求的不同而不同。 H.264雖然具有優異的壓縮性能,但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析,并統計了整個軟件編碼中計算量的分布。H.264中采用了率失真優化算法,提高了幀內預測編碼的效率。在該算法下進行幀內預測時,為了得到一個宏塊的預測模式,需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度,本文改進了幀內預測模式選擇算法。實踐證明,在PSNR值的損失可以忽略不計的情況下,該算法相比原算法,幀內編碼時間平均節約60﹪以上,對編碼的實時性有較大幫助。 為了實現實時編碼,考慮到FPGA的高效運算速度和使用靈活性,本文還研究了H.264編碼器基本檔次的FPGA實現。首先研究了H.264編碼器硬件實現架構,并對影響編碼速度,且具有硬件實現優越性的幾個重要部分進行了算法研究和FPGA.實現。本文主要研究了H.264編碼器中整數DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數DCT變換等部分。分別對這些模塊進行了綜合和時序仿真,并將驗證后通過的系統模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中,進行了在線測試,驗證了該系統對輸入的殘差數據實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進,算法實現簡單,對軟件編碼的實時性有很大幫助。本文對在單片FPGA上實現H.264編碼器做出了探索性嘗試,這對H.264編碼器芯片的設計有著積極的借鑒性。

    標簽: FPGA 264 幀內預測

    上傳時間: 2013-06-13

    上傳用戶:夜月十二橋

  • H.264幀內預測算法優化及幾個重要模塊的FPGA實現

    H.264作為新一代視頻編碼標準,相比上一代視頻編碼標準MPEG2,在相同畫質下,平均節約64﹪的碼流。該標準僅設定了碼流的語法結構和解碼器結構,實現靈活性極大,其規定了三個檔次,每個檔次支持一組特定的編碼功能,并支持一類特定的應用,因此。H.264的編碼器的設計可以根據需求的不同而不同。 H.264雖然具有優異的壓縮性能,但是其復雜度卻比一般編碼器高的多。本文對H.264進行了編碼復雜度分析,并統計了整個軟件編碼中計算量的分布。H.264中采用了率失真優化算法,提高了幀內預測編碼的效率。在該算法下進行幀內預測時,為了得到一個宏塊的預測模式,需要進行592次率失真代價計算。因此為了降低幀內預測模式選擇的計算復雜度,本文改進了幀內預測模式選擇算法。實踐證明,在PSNR值的損失可以忽略不計的情況下,該算法相比原算法,幀內編碼時間平均節約60﹪以上,對編碼的實時性有較大幫助。 為了實現實時編碼,考慮到FPGA的高效運算速度和使用靈活性,本文還研究了H.264編碼器基本檔次的FPGA實現。首先研究了H.264編碼器硬件實現架構,并對影響編碼速度,且具有硬件實現優越性的幾個重要部分進行了算法研究和FPGA.實現。本文主要研究了H.264編碼器中整數DCT變換、量化、Zig-Zag掃描、CAVLC編碼以及反量化、逆整數DCT變換等部分。分別對這些模塊進行了綜合和時序仿真,并將驗證后通過的系統模塊下載到Xilinx virtex-Ⅱ Pro的FPGA中,進行了在線測試,驗證了該系統對輸入的殘差數據實時壓縮編碼的功能。 本文對H.264編碼器幀內預測模式選擇算法的改進,算法實現簡單,對軟件編碼的實時性有很大幫助。本文對在單片FPGA上實現H.264編碼器做出了探索性嘗試,這對H.264編碼器芯片的設計有著積極的借鑒性。

    標簽: FPGA 264 幀內預測 算法優化

    上傳時間: 2013-05-25

    上傳用戶:refent

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