ISO和ITU-T制定的一系列視頻編碼國際標準的推出，開創了視頻通信和存儲應用的新紀元。從H.261視頻編碼建議，到H.262/3、MPEG-1/2/4等都有一個共同的不斷追求的目標，即在盡可能低的碼率(或存儲容量)下獲得盡可能好的圖像質量。 本課題的研究建立在目前主流的壓縮算法的基礎上，綜合出各種標準中實現途徑的共性和優勢，將算法的主體移植于FPGA(FieldProgrammableGateArray)平臺上。憑借該種類嵌入式系統配置靈活、資源豐富的特點，建立一個可重構的內核處理模塊。進一步的完善算法(運算速度、精度)和外圍系統后，就可作為專用視頻壓縮編碼器進行門級電路設計的原型，構建一個片上可編程的獨立系統。 編碼器設計有良好的應用前景，通過使用離散余弦變換和熵編碼，對運動圖像從空間上進行壓縮編碼，使得編碼后的數據流適合于傳輸、通信、存儲和編輯等方面的要求。同時，系統的設計將解碼的工作量大幅度降低，功能模塊在作適當的改動后可為解碼器的參考設計使用。 研究所涉及的各功能模塊都進行了系統性的仿真和綜合，滿足工程樣機的前期研發需要。
上傳時間： 2013-04-24
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隨著無線通信的應用日益廣泛，無線通信系統的種類也越來越繁雜，但是由于不同通信系統的工作頻段、調制方式、通信協議等原理結構上存在差異而極大限制了不同系統之間的互通。軟件無線電擺脫了硬件體系結構的束縛，成為解決不同通信體制之間互操作問題和開展多種通信業務的最佳途徑，具有巨大的商業和軍事價值，被喻為無線電通信領域一次新的技術革命。 本文首先回顧了軟件無線電的提出和發展現狀，然后論述了軟件無線電的基本理論和數學模型。在此理論和模型的基礎上，設計了軟件無線電接收機的硬件平臺。該平臺包括射頻部分、中頻處理部分和基帶處理部分。射頻部分由天線和無線接收機組成；中頻部分先將接收機輸出的模擬信號數字化，然后再通過FPGA實現下變頻；基帶部分主要由DSP和嵌入式系統組成，完成解調、同步等處理并可以進行一些其他的應用。其中的嵌入式系統的主處理器是基于ARM7-TDMI內核的LPC2200芯片，為了實現開發的方便在此芯片上移植了uC/OS-Ⅱ嵌入式時實內核。 軟件無線電接收機是一個很龐大的體系，其中的數字下變頻器DDC是一個非常關鍵的組成部分，在這部分中可方便的對接收頻段、濾波器特性等進行編程控制，極大的提高了通信設備的性能和靈活性，因此本文的重點在于數字下變頻器的設計與實現。實現下變頻的方法有很多種，由于FPGA在速度和靈活性上的優勢，其應用也越來越廣泛，因此主要采用了居于領導地位的XILINX公司的SPATAN-Ⅱ芯片來實現數字下變頻的功能。
上傳時間： 2013-04-24
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在信道編碼的發展進程中，編碼研究人員一直致力于追尋性能盡可能的接近Shannon極限，且譯碼復雜度較低的信道編碼方案。1993年Berrou等提出了Turbo碼，這種碼在接近香農極限的低信噪比下仍能夠獲得較低的誤碼率，它的出現在編碼界引起了廣泛的關注，并成為編碼研究領域最新的發展方向之一。但Turbo碼也有其缺點，由于交織器的存在，致使譯碼復雜度高，譯碼時延長且因為低碼重碼字，存在錯誤平臺現象。在Turbo碼的基礎上，1994年，Pyndiah等提出了Turbo乘積碼，Turbo乘積碼繼承了Turbo碼的優點，又因為Turbo乘積碼的構造采用了線性分組碼，所以譯碼方法比Turbo碼簡單。Turbo乘積碼近年來開始被廣泛到應用到各種通信場合，大有取代傳統的卷積碼之勢。 本文首先圍繞Turbo乘積碼的編譯碼原理，闡述了涉及到的基礎知識；又據Turbo乘積碼目前的應用狀況，回顧了Turbo碼的發展歷史；其次，根據Turbo乘積碼的構造原理，探討了構造的方法，交織類型，子碼的選擇及子碼的性能；再次，研究了Turbo乘積碼的概率譯碼，基于外信息的迭代算法，研究了Chase的譯碼算法；最后通過軟件仿真實現了該迭代譯碼算法，得到的結果達到了通信接收的要求。 本文還初步的闡述了Turbo乘積碼硬件實現系統的設計方案。據實際工作中碰到的非標準信號，給出了整體模塊設計圖，及相應模塊的功能和模塊問連接的各種參數。并實現了模態下的同步搜索和去除相位模糊功能。最后根據研究中碰到的各種問題，提出了下一步工作建議和研究方向。
上傳時間： 2013-07-02
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本文提出了一種高速Viterbi譯碼器的FPGA實現方案。這種Viterbi譯碼器的設計方案既可以制成高性能的單片差錯控制器，也可以集成到大規模ASIC通信芯片中，作為全數字接收的一部分。 本文所設計的Viterbi譯碼器采用了基四算法，與基二算法相比，其譯碼速率在理論上約提升一倍。加一比一選單元是Viterbi譯碼器最主要的瓶頸所在，本文在加一比一選模塊中采用了全并行結構的設計方法，這種方法雖然增加了硬件的使用面積，卻有效的提高了譯碼器的速率。在幸存路徑管理部分采用了兩路并行回溯的設計方法，與寄存器交換法相比，回溯算法更適用于FPGA開發設計。為了提高譯碼性能，減小譯碼差錯，本文采用較大譯碼深度的回溯算法以保證幸存路徑進行合并。實現了基于FPGA的誤碼測試儀，在FPGA內部完成誤碼驗證和誤碼計數的工作。 與基于軟件實現譯碼過程的DSP芯片不同，FPGA芯片完全采用硬件平臺對Viterbi譯碼器加以實現，這使譯碼速率得到很大的提升。針對于具體的FPGA硬件實現，本文采用了硬件描述語言VHDL來完成設計。通過對譯碼器的綜合仿真和FPGA實現驗證了該方案的可行性。譯碼器的最高譯碼輸出速率可以達到60Mbps。
上傳時間： 2013-04-24
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一個很好用的adf4350寄存器配置軟件，省卻了您繁瑣的計算寄存器值的時間
上傳時間： 2013-06-30
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隨著空間科學任務的增加,需要處理的空間科學數據量激增,要求建立一個高速的空間數據連接網絡.高速復接器作為空間飛行器星上網絡的關鍵設備,其性能對整個空間數據網絡的性能起著重要影響.該文闡述了利用先入先出存儲器FIFO進行異步速率調整,應用VHDL語言和可編程門陣列FPGA技術,對多個信號源數據進行數據打包、信道選通調度和多路復接的方法.設計中,用VHDL語言對高速復接器進行行為級建模,為了驗證這個模型,首先使用軟件進行仿真,通過編寫testbench程序模擬FIFO的動作特點,對程序輸入信號進行仿真,在軟件邏輯仿真取得預期結果后,繼續設計硬件電路,設計出的實際電路實現了將來自兩個不同速率的信源數據(1394總線數據和1553B總線數據)復接成一路符合CCSDS協議的位流業務數據.在實驗調試中對FPGA的輸出數據進行檢驗,同時對設計方法進行驗證.驗證結果完全符合設計目標.應用硬件可編程邏輯芯片FPGA設計高速復接器,大幅度提高了數據的復接速率,可應用于未來的星載高速數據系統中,能夠完成在軌系統的數據復接任務.
上傳時間： 2013-07-17
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作為一項正在興起的無線應用服務,無線局域網已在機場、校園、會議室、甚至在家庭都有所應用.它正叩開高速無線數據業務市場的大門.目前,無線局域網仍處于眾多標準共存時期.每一標準的背后都有大公司或者大集團的支持.在眾多無線局域網協議中IEEE802.11a協議是很有特色的一個,它的優勢在于采用了正交頻分復用(OFDM)方式來傳輸數據,該技術可幫助提高速度和改進信號質量,并可克服干擾,因此得到眾多關注.為了讓這種高速的局域網真正應用到實際中,我們的項目就是要在硬件上實現基于IEEE802.11a協議的OFDM系統的發射機和接收機,而本文的主要工作就是用FPGA實現這個系統的內接收機.內接收機主要包括同步估計和信道估計.但是目前OFDM系統中包括同步、信道編碼、信道估計、用戶檢測、降低峰均比等一些關鍵技術在具體實現上還存在著一些困難.許多文獻對這些關鍵技術基本停留在理論上的討論,與具體的實現還存在很大的差距.因此本文通過研究同步和信道估計的多種算法的性能和其實現的復雜度,提出一種適合在IEEE802.11a協議環境下的同步算法和信道估計,用FPGA加以實現.首先本文總結了目前OFDM系統信道估計的算法.在此基礎上詳細的討論了基于IEEE802.11a協議的OFDM系統可以采用的信道估計方法:(1)提出了借助訓練序列的LS估計法和LS-average估計法,分別在AWGN信道和多徑信道對這兩種方法進行了比較,證明無論在哪種信道環境下后者性能都要好于前者.為了能夠進一步提高信道估計器的性能,在LS-average算法的基礎上提出了消噪算法(NRA).(2)提出了借助導頻的DFT插值算法.其次本文總結了目前OFDM系統同步的算法.OFDM系統同步包括定時同步和載波同步,其中定時同步又分為符號同步和抽樣同步.本文主要是研究定時同步,而載波同步只是簡單的討論,因為在這項目中這是另有負責人.本文針對基于IEEE802.11a協議的OFDM系統把定時同步分為粗定時同步和細定時同步.然后分別對粗定時同步和細定時同步進行了詳細的討論.其中對粗定時同步的方法有:利用短訓練序列和利用循環前綴,并對這兩種方法進行了比較.對細定時同步是利用導頻來跟蹤.最后根據前面兩章提出的算法所分析的結果,以及突發OFDM系統的信號和信道特征,選取了其中一種信道估計算法和定時同步算法,結合合作伙伴所提出的載波同步算法一起用FPGA實現整個基于IEEE802.11a協議的OFDM系統的內接收機,并分別測試了各個模塊的性能以及綜合模塊的性能.
上傳時間： 2013-05-26
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變頻器矢量控制及PID控制變頻器矢量控制及PID控制
上傳時間： 2013-04-24
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用c#編寫的 音樂播放器播放源碼 能實現基本本地音樂的播放功能-Written with c# music player, the local source to achieve basic music playback
上傳時間： 2013-07-22
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隨著通信技術和計算機技術的發展，多媒體的應用與服務越來越廣泛，視頻壓縮編碼技術也隨之成為非常重要的研究領域。運動估計是視頻壓縮編碼中的一項關鍵技術。由于視頻編碼系統的復雜性主要取決于運動估計算法，因此如何找到一種可靠、快速、性能優良的運動估計算法一直是視頻壓縮編碼的研究熱點。運動估計在視頻編碼器中承擔的運算量最大、控制最為復雜，由于對視頻編碼的實時性要求，因此運動估計模塊一般都采用硬件來設計。 本文的目的是在FPGA芯片上設計實現一種更優的易于硬件實現的塊匹配運動估計算法——二步搜索算法。全文首先討論了塊匹配運動估計理論及其主要技術指標，介紹了運動估計技術在MPEG-4中的應用，然后在對典型的運動估計算法進行分析比較的基礎上討論了一種性能和硬件實現難易度綜合指數較高的二步搜索算法。本文對已有的用于全搜索算法實現的VLSI結構進行了改進，設計了符合二步搜索算法要求的FPGA實現結構，并在對其理論分析之后，對實現該算法的運動估計模塊進行了功能模塊的劃分，并運用VerilogHDL硬件描述語言、ISE及Modelsim開發工具在Spartan-IIEXC2S300eFPGA芯片上完成了對各功能模塊的設計、實現與時序仿真。最后，對整個運動估計模塊進行了仿真測試，給出了其在FPGA上搭建實現后的時序仿真波形圖與占用硬件資源情況，通過對時序仿真結果可知本文設計的各功能模塊工作正常，并且能夠協同工作，整個運動估計模塊能夠正確的實現二步搜索運動估計算法，并輸出正確的運動估計結果；通過對占用硬件資源及時鐘頻率情況的分析驗證了本文設計的二步搜索運動估計算法的FPGA實現結構具備先進性和實時可實現性。
上傳時間： 2013-05-27
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